講演名 2004/8/13
基板電圧印加時の信頼性を考慮した65nmCMOSFETのパワーマネージメント(VLSI回路,デバイス技術(高速,低電圧,低電力))
東郷 光洋, 深井 利憲, 中原 寧, 小山 晋, 真壁 昌里子, 長谷川 英司, 永瀬 正俊, 松田 友子, 坂本 圭司, 藤原 秀二, 後藤 啓郎, 山本 豊二, 最上 徹, 山縣 保司, 今井 清隆,
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抄録(和) 電源電圧(V_
)と基板電圧(V_B)の制御による高信頼な低電力65nmCMOSFET用パワーマネージメント技術を開発した。CMOSFETの高性能化と低消費電力化のために、3つの動作モード:ハイスピードモード(V_
=1.2V、V_B=0V)、ノミナルモード(V_
=0.9V、V_B=-0.5V)、パワーセーブモード(V_
=0.6V、V_B=-2.0V)を設定した。パワーセーブモードは、ノミナルモードに比べて1桁のスタンバイリーク電流を低減した。一方、ハイスピードモードでは、ノミナルモードに比べて75%電流駆動能力向上を実現した。基板電圧印加時のデバイス信頼性を検討した結果、基板電圧が高いほど、また、ゲート酸窒化膜厚が薄いほどpFETのNBT(Negative Bias Temperature)劣化が顕著になることが分かった。基板電圧印加時のNBT劣化促進の主なメカニズムは、NBT劣化の活性化エネルギーの検討より、Si基板からのホットホール注入によると考えられる。スタンバイモードでは、電源電圧を下げることによりSi基板からのホットホール注入によるNBT劣化を抑制することが重要である。
抄録(英) We have developed a power-aware CMOS technology featuring variable V_
and back-bias control. Three typical operation modes are defined: high-speed mode (V_
=1.2V, V_B=0V), nominal mode (V_
=0.9V, V_B=-0.5V) and power-save mode (V_
=0.6V, V_B=-2.0V). Compared with nominal mode, one order of magnitude reduction of standby leakage current is achieved with power-save mode, while 75% higher drivability is achieved with high-speed mode. Device reliability for back-bias condition was also investigated. With higher back-bias, NBT (Negative Bias Temperature) degradation for pFET is enhanced especially in the case of thinner gate oxide. From activation energy, we believe the dominant mechanism is SHH (Substrate Hot-Hole) injection. Reduced V_
at standby mode drastically alleviates this degradation caused by NBT stress and SHH injection. With appropriate V_
and V_B combination, power-aware 65nm CMOS with sufficient reliability can be achieved.
キーワード(和) 電源電圧 / 基板電圧 / 低消費電力 / CMOSFET / NBTI / ホットホール注入
キーワード(英) Supply voltage / Back bias / Low power consumption / CMOSFET / NBTI / Hot hole injection
資料番号 SDM2004-146,ICD2004-88
発行日

研究会情報
研究会 ICD
開催期間 2004/8/13(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) 基板電圧印加時の信頼性を考慮した65nmCMOSFETのパワーマネージメント(VLSI回路,デバイス技術(高速,低電圧,低電力))
サブタイトル(和)
タイトル(英) Power-aware 65nm Node CMOS Technology Using Variable V_
and Back-bias Control with Reliability Consideration for Back-bias Mode
サブタイトル(和)
キーワード(1)(和/英) 電源電圧 / Supply voltage
キーワード(2)(和/英) 基板電圧 / Back bias
キーワード(3)(和/英) 低消費電力 / Low power consumption
キーワード(4)(和/英) CMOSFET / CMOSFET
キーワード(5)(和/英) NBTI / NBTI
キーワード(6)(和/英) ホットホール注入 / Hot hole injection
第 1 著者 氏名(和/英) 東郷 光洋 / M. Togo
第 1 著者 所属(和/英) NECシステムデバイス研究所
System Devices Research Labs., NEC Corporation
第 2 著者 氏名(和/英) 深井 利憲 / T. Fukai
第 2 著者 所属(和/英) NECシステムデバイス研究所
System Devices Research Labs., NEC Corporation
第 3 著者 氏名(和/英) 中原 寧 / Y. Nakahara
第 3 著者 所属(和/英) NECエレクトロニクス先端デバイス開発事業部
Advanced Device Development Division, NEC Electronics Corporation
第 4 著者 氏名(和/英) 小山 晋 / S. Koyama
第 4 著者 所属(和/英) NECエレクトロニクスプロセス技術事業部
Process Technology Division, NEC Electronics Corporation
第 5 著者 氏名(和/英) 真壁 昌里子 / M. Makabe
第 5 著者 所属(和/英) NECエレクトロニクスプロセス技術事業部
Process Technology Division, NEC Electronics Corporation
第 6 著者 氏名(和/英) 長谷川 英司 / E. Hasegawa
第 6 著者 所属(和/英) NECエレクトロニクスプロセス技術事業部
Process Technology Division, NEC Electronics Corporation
第 7 著者 氏名(和/英) 永瀬 正俊 / M. Nagase
第 7 著者 所属(和/英) NECエレクトロニクスプロセス技術事業部
Process Technology Division, NEC Electronics Corporation
第 8 著者 氏名(和/英) 松田 友子 / T. Matsuda
第 8 著者 所属(和/英) NECエレクトロニクスプロセス技術事業部
Process Technology Division, NEC Electronics Corporation
第 9 著者 氏名(和/英) 坂本 圭司 / K. Sakamoto
第 9 著者 所属(和/英) NECエレクトロニクスプロセス技術事業部
Process Technology Division, NEC Electronics Corporation
第 10 著者 氏名(和/英) 藤原 秀二 / S. Fujiwara
第 10 著者 所属(和/英) NECエレクトロニクスプロセス技術事業部
Process Technology Division, NEC Electronics Corporation
第 11 著者 氏名(和/英) 後藤 啓郎 / Y. Goto
第 11 著者 所属(和/英) NECエレクトロニクス先端デバイス開発事業部
Advanced Device Development Division, NEC Electronics Corporation
第 12 著者 氏名(和/英) 山本 豊二 / T. Yamamoto
第 12 著者 所属(和/英) NECシステムデバイス研究所
System Devices Research Labs., NEC Corporation
第 13 著者 氏名(和/英) 最上 徹 / T. Mogami
第 13 著者 所属(和/英) NECシステムデバイス研究所
System Devices Research Labs., NEC Corporation
第 14 著者 氏名(和/英) 山縣 保司 / Y. Yamagata
第 14 著者 所属(和/英) NECエレクトロニクス先端デバイス開発事業部
Advanced Device Development Division, NEC Electronics Corporation
第 15 著者 氏名(和/英) 今井 清隆 / K. Imai
第 15 著者 所属(和/英) NECエレクトロニクス先端デバイス開発事業部
Advanced Device Development Division, NEC Electronics Corporation
発表年月日 2004/8/13
資料番号 SDM2004-146,ICD2004-88
巻番号(vol) vol.104
号番号(no) 251
ページ範囲 pp.-
ページ数 5
発行日