講演名 | 2002/1/15 SoC性能評価関数を用いた最適マルチ・トランジスタ・パラメータ設計の決定手法 竹内 潔, 最上 徹, |
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抄録(和) | 低電圧化したCMOSの性能を引出すには速度、動作電力、待機電力の3者を調停する最適なV_ | 、V_、V_ | 、V_ | 等を複数化する効果を評価したところ、特に要求速度が異なるブロックが混載されたSoCで有効性が高いケースが多いことが判った。
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抄録(英) | For scaled low voltage CMOS, V_ | , V_, V_ | , V_ | | |
キーワード(和) | CMOS / 消費電力 / エネルギ / 遅延 / 最適化 / SOC | ||||
キーワード(英) | CMOS / Power / Energy / Delay / Optimization / System-on-a-chip | ||||
資料番号 | 2001-SDM-223 | ||||
発行日 |
研究会情報 | |
研究会 | SDM |
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開催期間 | 2002/1/15(から1日開催) |
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幹事補佐氏名(和) | |
幹事補佐氏名(英) |
講演論文情報詳細 | |
申込み研究会 | Silicon Device and Materials (SDM) |
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本文の言語 | JPN |
タイトル(和) | SoC性能評価関数を用いた最適マルチ・トランジスタ・パラメータ設計の決定手法 |
サブタイトル(和) | |
タイトル(英) | A New Multiple Transistor Parameter Design Methodology based on a SoC Performance Evaluation Function |
サブタイトル(和) | |
キーワード(1)(和/英) | CMOS / CMOS |
キーワード(2)(和/英) | 消費電力 / Power |
キーワード(3)(和/英) | エネルギ / Energy |
キーワード(4)(和/英) | 遅延 / Delay |
キーワード(5)(和/英) | 最適化 / Optimization |
キーワード(6)(和/英) | SOC / System-on-a-chip |
第 1 著者 氏名(和/英) | 竹内 潔 / Kiyoshi TAKEUCHI |
第 1 著者 所属(和/英) | NEC シリコンシステム研究所 Silicon Systems Research Labs., NEC |
第 2 著者 氏名(和/英) | 最上 徹 / Tohru MOGAMI |
第 2 著者 所属(和/英) | NEC シリコンシステム研究所 Silicon Systems Research Labs., NEC |
発表年月日 | 2002/1/15 |
資料番号 | 2001-SDM-223 |
巻番号(vol) | vol.101 |
号番号(no) | 573 |
ページ範囲 | pp.- |
ページ数 | 7 |
発行日 |