| 講演名 | 1998/7/24 ロジック-DRAM混載技術 吉田 誠, 熊内 隆宏, 川北 恵三, 大橋 直史, 榎本 裕之, 梅澤 唯史, 山本 直樹, 浅野 勇, 只木 芳隆, |
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| 抄録(和) | ロジック-DRAM混載技術は、将来のシステムオンチップ対応プロセスの方向を決める重要な技術である。DRAMベースのプロセスとすることで、システムオンチップに要求される大容量メモリに対応する。キャパシタ、層間絶縁膜に新材料を適用することによりプロセスを低温化し、ロジックデバイス性能の向上を図った。微細化は、ワード線、ビット線の抵抗を増加させ、配線遅延を増加させるが、プロセス低温化との整合性の良いメタル化により、メモリセル性能を向上させた。 |
| 抄録(英) | An embedded DRAM technology, which is considered as the first step to a system-on-chip, is important to give a roadmap for future process technology. DRAM based process has been chosen to meet the future demand for large memory capacity of a system-on-chip. Advanced materials for inter layer dielectric and memory capacitor can reduce the thermal budget of process integration and improve device characteristics fo high-speed logic circuits. Shrinkage of memory cell size causes increase of parasitic resistance of word lines and bit lines and results in serious delay of memory access time.The metal-based cell structure with poly/metal gate and metal bit lines which conforms to low temperature process integration are introduced to improve memory characteristics. |
| キーワード(和) | ロジック-DRAM混載 / ポリメタルゲート / メタルビット線 / SOG / CMP / TaO |
| キーワード(英) | embedded DRAM / ploy/metal gate / metal bit line / SOG / CMP / TaO |
| 資料番号 | SDM98-112,ICD98-111 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 1998/7/24(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | ENG |
| タイトル（和） | ロジック-DRAM混載技術 |
| サブタイトル（和） | |
| タイトル（英） | An Embedded DRAM Technology |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ロジック-DRAM混載 / embedded DRAM |
| キーワード(2)（和/英） | ポリメタルゲート / ploy/metal gate |
| キーワード(3)（和/英） | メタルビット線 / metal bit line |
| キーワード(4)（和/英） | SOG / SOG |
| キーワード(5)（和/英） | CMP / CMP |
| キーワード(6)（和/英） | TaO / TaO |
| 第 1 著者 氏名（和/英） | 吉田 誠 / Makoto Yoshida |
| 第 1 著者 所属（和/英） | (株)日立製作所デバイス開発センタ Device Development Center, Hitachi Ltd. |
| 第 2 著者 氏名（和/英） | 熊内 隆宏 / Takahiro Kumauchi |
| 第 2 著者 所属（和/英） | (株)日立製作所デバイス開発センタ Device Development Center, Hitachi Ltd. |
| 第 3 著者 氏名（和/英） | 川北 恵三 / Keizo Kawakita |
| 第 3 著者 所属（和/英） | (株)日立製作所デバイス開発センタ Device Development Center, Hitachi Ltd. |
| 第 4 著者 氏名（和/英） | 大橋 直史 / Naofumi Ohashi |
| 第 4 著者 所属（和/英） | (株)日立製作所デバイス開発センタ Device Development Center, Hitachi Ltd. |
| 第 5 著者 氏名（和/英） | 榎本 裕之 / Hiroyuki Enomoto |
| 第 5 著者 所属（和/英） | (株)日立製作所デバイス開発センタ Device Development Center, Hitachi Ltd. |
| 第 6 著者 氏名（和/英） | 梅澤 唯史 / Tadashi Umezawa |
| 第 6 著者 所属（和/英） | (株)日立製作所デバイス開発センタ Device Development Center, Hitachi Ltd. |
| 第 7 著者 氏名（和/英） | 山本 直樹 / Naoki Yamamoto |
| 第 7 著者 所属（和/英） | (株)日立製作所中央研究所 Central Research Laboratory, Hitachi Ltd. |
| 第 8 著者 氏名（和/英） | 浅野 勇 / Isamu Asano |
| 第 8 著者 所属（和/英） | (株)日立製作所デバイス開発センタ Device Development Center, Hitachi Ltd. |
| 第 9 著者 氏名（和/英） | 只木 芳隆 / Yoshitaka Tadaki |
| 第 9 著者 所属（和/英） | (株)日立製作所デバイス開発センタ Device Development Center, Hitachi Ltd. |
| 発表年月日 | 1998/7/24 |
| 資料番号 | SDM98-112,ICD98-111 |
| 巻番号（vol） | vol.98 |
| 号番号（no） | 194 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |