講演名 1998/7/24
NAND EEPROM における新しいビットごとベリファイ回路の提案
神田 和重, 中村 寛, 今宮 賢一, 作井 康司, 宮本 順一,
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抄録(和) 新しいビットごとベリファイ回路に関する提案。この回路により、しきい値電圧をさらに狭くすることができ、64M NAND EEPROMを用い、0.8Vのしきい値分布となることを確認した。この回路は従来回路に対して3つのトランジスタを追加することで実現でき、その面積増加はチップサイズに対して1%以下である。
抄録(英) A sophisticated bit-by-bit verifying scheme, which is able to realize the tight programmed threshold voltage distribution of 0.8V, has been proposed for NAND EEPROM's [1].A new bit-by-bit verifying circuit is composed of a conventional sense amplifier and a dynamic latch circuit with only three teansistors, increasing less than 1% chip size of the 64M NAND EEPROM [2].
キーワード(和) ビットごとベリファイ / しきい値分布 / 書き込み / NAND EEPROM
キーワード(英) bit-by-bit verifying / threshold voltage distribution / program / NAND EEPROM
資料番号 SDM98-110,ICD98-109
発行日

研究会情報
研究会 SDM
開催期間 1998/7/24(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Silicon Device and Materials (SDM)
本文の言語 ENG
タイトル(和) NAND EEPROM における新しいビットごとベリファイ回路の提案
サブタイトル(和)
タイトル(英) A Sophisticated Bit-by-Bit Verifying Scheme for NAND EEPROM's
サブタイトル(和)
キーワード(1)(和/英) ビットごとベリファイ / bit-by-bit verifying
キーワード(2)(和/英) しきい値分布 / threshold voltage distribution
キーワード(3)(和/英) 書き込み / program
キーワード(4)(和/英) NAND EEPROM / NAND EEPROM
第 1 著者 氏名(和/英) 神田 和重 / Kazushige Kanda
第 1 著者 所属(和/英) (株)東芝デバイス技術研究所
ULSI Device Engineering Laboratory, Toshiba Corporation
第 2 著者 氏名(和/英) 中村 寛 / Hiroshi Nakamura
第 2 著者 所属(和/英) (株)東芝デバイス技術研究所
ULSI Device Engineering Laboratory, Toshiba Corporation
第 3 著者 氏名(和/英) 今宮 賢一 / Ken-ichi Imamiya
第 3 著者 所属(和/英) (株)東芝デバイス技術研究所
ULSI Device Engineering Laboratory, Toshiba Corporation
第 4 著者 氏名(和/英) 作井 康司 / Koji Sakui
第 4 著者 所属(和/英) (株)東芝デバイス技術研究所
ULSI Device Engineering Laboratory, Toshiba Corporation
第 5 著者 氏名(和/英) 宮本 順一 / Jun-ichi Miyamoto
第 5 著者 所属(和/英) (株)東芝デバイス技術研究所
ULSI Device Engineering Laboratory, Toshiba Corporation
発表年月日 1998/7/24
資料番号 SDM98-110,ICD98-109
巻番号(vol) vol.98
号番号(no) 194
ページ範囲 pp.-
ページ数 5
発行日