| 講演名 | 2001/3/8 サブ100nm向けエレベートソース・ドレイン構造の設計指針 外園 明, 大内 和也, 宮野 清孝, 水島 一郎, 綱島 祥隆, 豊島 義明, |
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| 抄録(和) | 高性能MOSFETを実現するため、選択シリコン成長プロセス (SEG) を用いた時のデバイス設計指針について詳細に述べる。SEGプロセスを用いることで、高濃度拡散層による短チャネル効果の改善、接合リーク、寄生抵抗の低減が可能となるが、この時エビタキシャルシリコン膜厚に応じたデバイス設計が不可欠であり、その最適化を行うことで高性能CMOSを実現できることを示す。また、ゲート上にもシリコン成長がなされる場合にはゲート空乏化の問題が生じることを指摘し、その対策のため、ゲート上にはシリコン成長させないプロセスの提案も行う。 |
| 抄録(英) | High performance sub-100 nm MOSFETs have been realized utilizing elevated source/drain (S/D) technologies. By utilizing the selective epitaxial growth (SEG) process, the suppression of short channel effect (SCE), junction leakage current, and parasitic resistance are realized. Moreover, the necessity of special technique for channel engineering is described when using elevated source/drain structures. A novel prohibition process of deposition on poly-Si gate electrodes for reducing gate depletion is also mentioned. |
| キーワード(和) | シリコン選択エピタキシャル成長 / エレべート・ソース・ドレイン / 寄生抵抗 / スケーリング / 短チャネル効果 |
| キーワード(英) | selective silicon epitaxial growth / elevated source/drain / parasitic resistance / scaling / short channel effect |
| 資料番号 | SDM2000-241 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2001/3/8(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | JPN |
| タイトル（和） | サブ100nm向けエレベートソース・ドレイン構造の設計指針 |
| サブタイトル（和） | |
| タイトル（英） | Source/Drain Engineering for Sub-100 nm CMOS Using Selective Epitaxial Growth Technique |
| サブタイトル（和） | |
| キーワード(1)（和/英） | シリコン選択エピタキシャル成長 / selective silicon epitaxial growth |
| キーワード(2)（和/英） | エレべート・ソース・ドレイン / elevated source/drain |
| キーワード(3)（和/英） | 寄生抵抗 / parasitic resistance |
| キーワード(4)（和/英） | スケーリング / scaling |
| キーワード(5)（和/英） | 短チャネル効果 / short channel effect |
| 第 1 著者 氏名（和/英） | 外園 明 / A. Hokazono |
| 第 1 著者 所属（和/英） | (株)東芝 セミコンダクター社 システムLSI開発センター System LSI Research & Development Center, Toshiba Corporation Semiconductor Company |
| 第 2 著者 氏名（和/英） | 大内 和也 / K. Ohuchi |
| 第 2 著者 所属（和/英） | (株)東芝 セミコンダクター社 システムLSI開発センター System LSI Research & Development Center, Toshiba Corporation Semiconductor Company |
| 第 3 著者 氏名（和/英） | 宮野 清孝 / K. Miyano |
| 第 3 著者 所属（和/英） | (株)東芝 セミコンダクター社プロセス技術推進センター Process & Manufacturing Engineering Center, Toshiba Corporation Semiconductor Company |
| 第 4 著者 氏名（和/英） | 水島 一郎 / I. Mizushima |
| 第 4 著者 所属（和/英） | (株)東芝 セミコンダクター社プロセス技術推進センター Process & Manufacturing Engineering Center, Toshiba Corporation Semiconductor Company |
| 第 5 著者 氏名（和/英） | 綱島 祥隆 / Y. Tsunashima |
| 第 5 著者 所属（和/英） | (株)東芝 セミコンダクター社プロセス技術推進センター Process & Manufacturing Engineering Center, Toshiba Corporation Semiconductor Company |
| 第 6 著者 氏名（和/英） | 豊島 義明 / Y. Toyoshima |
| 第 6 著者 所属（和/英） | (株)東芝 セミコンダクター社 システムLSI開発センター System LSI Research & Development Center, Toshiba Corporation Semiconductor Company |
| 発表年月日 | 2001/3/8 |
| 資料番号 | SDM2000-241 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 668 |
| ページ範囲 | pp.- |
| ページ数 | 7 |
| 発行日 | |