| 講演名 | 2002/9/23 3次元配線容量シミュレーションに基づいたサブ100nm世代eSRAMのスケーリングの検討(<特集>プロセス・デバイス・回路シミュレーション及び一般) 塚本 康正, 国清 辰也, 新居 浩二, 牧野 博之, 岩出 秀平, 石川 清志, 井上 靖朗, |
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| 抄録(和) | 50,70,100nmの各テクノロジーノードにおけるembedded SRAMのメモリセルのスケーリングメリットをビット線遅延時間の観点からシミュレーションを用いて検討した。スケーリングの方針として、ITRS(International Technology Roadmap of Semiconductors)を参考にして、トランジスタの飽和電流は各テクノロジーノードで一定とし、寄生容量と電源電圧を低減することで高速化を図ることにした。シミュレーションにあたり、SRAMのメモリセルの3次元構造を考慮してビット線とワード線の寄生容量を抽出し、回路シミュレーションに反映させた。70nmテクノロジーノードまでは、今までと同程度のスケーリングメリットが得られたが、50nmテクノロジーノードでは、単位セルあたりのビット線容量がアクセストランジスタのゲートオーバーラップ容量に匹敵する大きさになるため、ビット線容量のみ小さくしてもスケーリングメリットが小さくなることがわかった。 |
| 抄録(英) | It is still an open problem to elucidate the scaling merit of the embedded SRAM with the Low Operating Power (LOP) MOSFET's fabrication in 50, 70 and 100nm CMOS technology node. Taking into account the realistic SRAM cell layout, we evaluate the parasitic capacitance of Bit Line (BL) as well as Word Line (WL) in each generation. By means of 3-Dimensional (3D) interconnect simulator (Raphael), we focus on the scaling merit through the comparison of the simulated SRAM BL delay in each CMOS technology node. In this paper, we propose two kinds of original interconnect structure which add some modification to ITRS (International Technology Roadmap for Semiconductors), and clarify for the first time that the original interconnect structures guarantee the scaling merit of the SRAM cell fabricated with the LOP MOSFET's in 50,70 CMOS technology node. |
| キーワード(和) | embedded SRAM / 50nmテクノロジーノード / 3次元配線容量シミュレーション |
| キーワード(英) | Embedded SRAM / Scaling Merit / 3-dimensional interconnect simulation / 50 and 70nm Technology node |
| 資料番号 | VLD2002-63 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2002/9/23(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | 3次元配線容量シミュレーションに基づいたサブ100nm世代eSRAMのスケーリングの検討(<特集>プロセス・デバイス・回路シミュレーション及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Realistic Scaling Scenario for Sub-100nm Embedded SRAM Based on 3-Dimensional Interconnect Simulation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | embedded SRAM / Embedded SRAM |
| キーワード(2)（和/英） | 50nmテクノロジーノード / Scaling Merit |
| キーワード(3)（和/英） | 3次元配線容量シミュレーション / 3-dimensional interconnect simulation |
| 第 1 著者 氏名（和/英） | 塚本 康正 / Yasumasa TSUKAMOTO |
| 第 1 著者 所属（和/英） | 三菱電機(株)システムLSI事業化推進センター System LSI Development Center |
| 第 2 著者 氏名（和/英） | 国清 辰也 / Tatsuya KUNIKIYO |
| 第 2 著者 所属（和/英） | 三菱電機(株)ULSI技術開発センター ULSI Development Center |
| 第 3 著者 氏名（和/英） | 新居 浩二 / Koji NII |
| 第 3 著者 所属（和/英） | 三菱電機(株)システムLSI事業化推進センター System LSI Development Center |
| 第 4 著者 氏名（和/英） | 牧野 博之 / Hiroshi MAKINO |
| 第 4 著者 所属（和/英） | 三菱電機(株)システムLSI事業化推進センター System LSI Development Center |
| 第 5 著者 氏名（和/英） | 岩出 秀平 / Shuhei IWADE |
| 第 5 著者 所属（和/英） | 三菱電機(株)システムLSI事業化推進センター System LSI Development Center |
| 第 6 著者 氏名（和/英） | 石川 清志 / Kiyoshi ISHIKAWA |
| 第 6 著者 所属（和/英） | 三菱電機(株)ULSI技術開発センター ULSI Development Center |
| 第 7 著者 氏名（和/英） | 井上 靖朗 / Yasuo INOUE |
| 第 7 著者 所属（和/英） | 三菱電機(株)ULSI技術開発センター ULSI Development Center |
| 発表年月日 | 2002/9/23 |
| 資料番号 | VLD2002-63 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 344 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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