講演名 2002/5/16
斜め配線手法とRISCプロセッサコアへの適用事例
五十嵐 睦典, 三橋 隆, Le Andy, Kazi Shardul, Lin Yang-Trung, Fujimura Aki, Teig Steve,
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抄録(和) 斜め方向の配線を駆使することを特徴としたSoC(System-on-Chip)設計のための配線構造、およびそれを用いたレイアウト設計手法について述べる。本手法を128bit RISCプロセッサコアに適用したところ、20%のパス遅延の改善と10%の面積縮小を達成した。
抄録(英) A new interconnect architecture characterized by pervasive use of diagonal wiring is described. By applying a design methodology based on this architecture to a 128 bit RISC processor core design, 20% path delay reduction and 10% area reduction is observed compared with the conventional orthogonal interconnect architecture.
キーワード(和) 斜め配線 / レイアウト / RISCプロセッサ
キーワード(英) Diagonal Interconnect / Layout / RISC processor
資料番号 VLD2002-4
発行日

研究会情報
研究会 VLD
開催期間 2002/5/16(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) 斜め配線手法とRISCプロセッサコアへの適用事例
サブタイトル(和)
タイトル(英) A Diagonal Interconnect Architecture and Its Application to RISC Core Design
サブタイトル(和)
キーワード(1)(和/英) 斜め配線 / Diagonal Interconnect
キーワード(2)(和/英) レイアウト / Layout
キーワード(3)(和/英) RISCプロセッサ / RISC processor
第 1 著者 氏名(和/英) 五十嵐 睦典 / Mutsunori Igarashi
第 1 著者 所属(和/英) 株式会社東芝
Toshiba Corporation, System LSI Design Division
第 2 著者 氏名(和/英) 三橋 隆 / Takashi Mitsuhashi
第 2 著者 所属(和/英) 株式会社東芝
Toshiba Corporation, System LSI Design Division
第 3 著者 氏名(和/英) Le Andy / Andy Le
第 3 著者 所属(和/英) ArTile Microsystems, Inc.
ArTile Microsystems, Inc.
第 4 著者 氏名(和/英) Kazi Shardul / Shardul Kazi
第 4 著者 所属(和/英) ArTile Microsystems, Inc.
ArTile Microsystems, Inc.
第 5 著者 氏名(和/英) Lin Yang-Trung / Yang-Trung Lin
第 5 著者 所属(和/英) Simplex Solutions,Inc.
Simplex Solutions, Inc.
第 6 著者 氏名(和/英) Fujimura Aki / Aki Fujimura
第 6 著者 所属(和/英) Simplex Solutions,Inc.
Simplex Solutions, Inc.
第 7 著者 氏名(和/英) Teig Steve / Steve Teig
第 7 著者 所属(和/英) Simplex Solutions,Inc.
Simplex Solutions, Inc.
発表年月日 2002/5/16
資料番号 VLD2002-4
巻番号(vol) vol.102
号番号(no) 72
ページ範囲 pp.-
ページ数 5
発行日