| 講演名 | 2002/5/16 再収れん構造に着目したFPGA用ブーリアンマッチングの高速化手法について 松永 裕介, |
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| 抄録(和) | 基本ブロックが数個のLUT(Look Up Table)の組合わせからなるFPGAのテクノロジマッピングを行うためには,マッピング対象回路の構造だけではなく,その論理関数も考慮したブーリアンマッチングを行う必要がある.しかし,通常はブーリアンマッチングを用いてマッチが存在するかどうかを判定する候補の数は莫大であり,多大な計算時間を必要とする.本稿では,回路の構造を考慮して,ブーリアンマッチングを適用する前にマッチが存在する可能性のない候補を除外する高速化手法についてのべる. |
| 抄録(英) | Boolean matching, which considers Boolean functions of the subcircuits to be matched, is required for technology mapping of FPGAs having basic blocks that consis of a couple of LUTs(Look Up Tables). In general, however, there are too many candidates for matching, so that it requires numeraous computation time. This paper describes an acceleration method for Boolean matching for FPGA technology mapping, which utilizes structural relations of the subcircuits to be matched. |
| キーワード(和) | FPGA / テクノロジマッピング / ブーリアンマッチング |
| キーワード(英) | FPGA / technology mapping / Boolean matching |
| 資料番号 | VLD2002-2 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2002/5/16(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 再収れん構造に着目したFPGA用ブーリアンマッチングの高速化手法について |
| サブタイトル（和） | |
| タイトル（英） | On Acceleration of Boolean Matching for FPGAs Utilizing Structural Information |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | テクノロジマッピング / technology mapping |
| キーワード(3)（和/英） | ブーリアンマッチング / Boolean matching |
| 第 1 著者 氏名（和/英） | 松永 裕介 / Yusuke MATSUNAGA |
| 第 1 著者 所属（和/英） | 九州大学大学院システム情報科学研究院 情報工学部門 Department of computer Science and Communication Engineering Graduate School of Information Science and Electrical Engineering Kyushu University |
| 発表年月日 | 2002/5/16 |
| 資料番号 | VLD2002-2 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 72 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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