| 講演名 | 2001/11/23 耐遅延変動クロックスケジュールの提案 松村 秀敏, 高橋 篤司, |
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| 抄録(和) | 準同期回路では各レジスタヘのクロック供給タイミングが違うことから遅延変動の影響を受けやすいものと考えられるため, 遅延変動の影響を考慮した設計方法が必要とされる.そこで, クロック供給パス, レジスタ間データパスの信号遅延はゲート遅延と配線遅延の線形和であるとし, ゲート遅延, 配線遅延の変動係数はチップ内の各パスで等しいが, 様々な要因によりある程度の相関関係を持って変動すると仮定する.本論文ではこの仮定に基づいた準同期回路の動作条件でのクロックスケジューリング手法を提案する. |
| 抄録(英) | In Semi-synchronous framework, each register has a different clock input timing. So the effect of delay variation is more serious and design techniques considering delay variation are required. Is this paper, we define a path delay model as the sum of gate delay and routing delay, and they vary with correlation, but the all gate and routing delay change in same ratio over a chip. Under this situation, we propose a the clock scheduling method that guarantees the circuit works crreetly. |
| キーワード(和) | 準同期回路 / 遅延変動 / 配線遅延 / ゲート遅延 |
| キーワード(英) | semi-synchronous circuits / delay variation / routing delay / gate delay |
| 資料番号 | VLD2001-121,ICD2001-166,FTS2001-68 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2001/11/23(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 耐遅延変動クロックスケジュールの提案 |
| サブタイトル（和） | |
| タイトル（英） | Delay Variation Tolerant Clock Scheduling for Semi-Synchronous Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 準同期回路 / semi-synchronous circuits |
| キーワード(2)（和/英） | 遅延変動 / delay variation |
| キーワード(3)（和/英） | 配線遅延 / routing delay |
| キーワード(4)（和/英） | ゲート遅延 / gate delay |
| 第 1 著者 氏名（和/英） | 松村 秀敏 / Hidetoshi MATSUMURA |
| 第 1 著者 所属（和/英） | 東京工業大学大学院集積システム専攻 Department of Communications and Integrated Systems, Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 高橋 篤司 / Atsushi TAKAHASHI |
| 第 2 著者 所属（和/英） | 東京工業大学大学院集積システム専攻 Department of Communications and Integrated Systems, Tokyo Institute of Technology |
| 発表年月日 | 2001/11/23 |
| 資料番号 | VLD2001-121,ICD2001-166,FTS2001-68 |
| 巻番号（vol） | vol.101 |
| 号番号（no） | 468 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |