| 講演名 | 2001/11/23 コンフィギュラブル・プロセッサの遅延時間見積り手法の提案 酒田 輝昭, 木村 勉, 武内 良典, 今井 正治, |
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| 抄録(和) | 本研究では, パイプライン段数や命令セットの変更が可能なコンフィギュラブル・プロセッサを対象とした遅延時間の見積りを, レジスタ・トランスファ・レベル(RTL)において高速に行う手法について提案する.パラメタに応じて生成されるプロセッサの制御部の構造を設計の早期段階において推定し, 制御信号とデータ信号の両方を考慮して遅延時間の導出を行う.クリティカルパスの探索には, ビット幅を考慮せずに1本の配線で代表させて扱う手法を導入し, 探索空間を小さくして見積り時間の減少を計っている.ASIP開発環境PEAS-IIIシステムとFHM-DBを用いて, パイプライン段数やリソース, 命令セットの異なる12種類のプロセッサに対して本手法を適用した.その結果, 遅延時間の誤差が平均で10%以内になり, 全探索に比べて約30分の1の時間で見積りが行えていることを確認した. |
| 抄録(英) | A fast delay estimation method for configurable processors at Register Transfer Level (RTL) is proposed. Configurable processors can change the number of pipeline stages. resources and instruction set. Since Configurable processor's controllers depend on these parameters, the delay estimation methods that based on fixed architecture are not directly applicable. Proposed estimation method utilizes structures of controller in the configurable processor generated by PEAS-III system in the early design stage. In order to accelerate the search for the critical path in the processor, a signal thst, has more than two wires are represented by one signal edge in the proposed cyclic delay graph. Twelve kinds of processors were designed by using PEAS-III system and FHM-DB and the proposed method was evaluated. As a result of the experiment, average estimatiom error was within 10% compared with logic synthesis results and the estimation time was less than a thirtieth comparilg with the full search method. |
| キーワード(和) | コンフィギュラブル・プロセッサ / レジスタ・トランスファレベル遅延時間見積り / 制御部 / PEAS-III / FHM |
| キーワード(英) | Configurable Processor / Register Transfer Level / Delay estimation / Controller / PEAS-III / FHM |
| 資料番号 | VLD2001-119,ICD2001-164,FTS2001-66 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2001/11/23(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | コンフィギュラブル・プロセッサの遅延時間見積り手法の提案 |
| サブタイトル（和） | |
| タイトル（英） | A Delay Estimation Method for Configurable Processors |
| サブタイトル（和） | |
| キーワード(1)（和/英） | コンフィギュラブル・プロセッサ / Configurable Processor |
| キーワード(2)（和/英） | レジスタ・トランスファレベル遅延時間見積り / Register Transfer Level |
| キーワード(3)（和/英） | 制御部 / Delay estimation |
| キーワード(4)（和/英） | PEAS-III / Controller |
| キーワード(5)（和/英） | FHM / PEAS-III |
| 第 1 著者 氏名（和/英） | 酒田 輝昭 / Teruaki Sakata |
| 第 1 著者 所属（和/英） | 大阪大学大学院基礎工学研究科情報数理系専攻 Dept. of Informatics and Mathematical Science Graduate School of Engineering Science, Osaka University |
| 第 2 著者 氏名（和/英） | 木村 勉 / Tsutomu Kimura |
| 第 2 著者 所属（和/英） | 豊田高等工業専門学校情報工学科 Dept. of Infomation and Computer Engineering Toyota College of Technology |
| 第 3 著者 氏名（和/英） | 武内 良典 / Yoshinori Takeuchi |
| 第 3 著者 所属（和/英） | 大阪大学大学院基礎工学研究科情報数理系専攻 Dept. of Informatics and Mathematical Science Graduate School of Engineering Science, Osaka University |
| 第 4 著者 氏名（和/英） | 今井 正治 / Masaharu Imai |
| 第 4 著者 所属（和/英） | 大阪大学大学院基礎工学研究科情報数理系専攻 Dept. of Informatics and Mathematical Science Graduate School of Engineering Science, Osaka University |
| 発表年月日 | 2001/11/23 |
| 資料番号 | VLD2001-119,ICD2001-164,FTS2001-66 |
| 巻番号（vol） | vol.101 |
| 号番号（no） | 468 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |