| 講演名 | 2001/11/23 静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの消費電力モデル 秋濃 俊郎, 永田 真, 吉山 貴典, |
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| 抄録(和) | 静的な基板バイアスを印加して、ソース端子が電圧源及び接地に直接接続する全てのプルアップ/プルダウン・トランジスタを高い閾値電圧にし、低い閾値電圧のNMOSのみを使用し同PMOSは使わない、ドミノCMOS回路を提案した[1, 2, 3]。また、早いタイミング収束を達成するため、配線RC負荷に応じて連続的に変わり得るそのドミノCMOSのスーパーセル・レイアウト構造を提案した[4, 5, 6]。更に、典型的な標準セルとしてAO23(2入力ANDが3並列OR)セルを取り上げ、そのレイアウト構造を再検討し、遅延モデルを再構築した[7]。本稿では、0.35μmプロセスでBSIM3v3モデルによる回路シミュレーション実験により、トランジスタ幅と配線RC負荷及びファンアウト容量負荷の3つの指標を独立変数としたスーパーセルの消費電力モデルを確立する。 |
| 抄録(英) | We proposed a circuit scheme making the most of pull-up/pull-down transistors with high threshold voltages by static substrate-biases. Here, the source terminals of these transistors were only connected to the base of power supply and ground. We reduced the area of domino CMOS circuits only with NMOS having a low threshold voltage and without its PMOS [1, 2, 3]. Furthermore, in order to achieve a quick timing closure, we proposed the layout architecture of super-cell of the domino CMOS circuits with continuously variable transistor width which can correspond to the output load of interconnection RC [4, 5, 6]. Also, we improved the above layout architecture for AO23(2-input AND/3-paralallel OR) as a typical cell and re-established the delay model [7]. In this paper, we investigate a power consumption model for the super-cell to three independent measures of transistor width, interconnection RC, and fanout capacitance using a circuit simulator based on the BSIM3v3 model of 0.35μm CMOS Process. |
| キーワード(和) | 基板バイアス / 閾値電圧 / ドミノCMOS回路 / タイミング収束 / スーパーセル |
| キーワード(英) | substrate-bias / threshold voltage / domino CMOS circuit / timing closure / super-cell |
| 資料番号 | VLD2001-112,ICD2001-157,FTS2001-59 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2001/11/23(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの消費電力モデル |
| サブタイトル（和） | |
| タイトル（英） | Modeling of Power Consumption for Super-cell Based on Statically Substrate-biased Domino CMOS Circuit |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 基板バイアス / substrate-bias |
| キーワード(2)（和/英） | 閾値電圧 / threshold voltage |
| キーワード(3)（和/英） | ドミノCMOS回路 / domino CMOS circuit |
| キーワード(4)（和/英） | タイミング収束 / timing closure |
| キーワード(5)（和/英） | スーパーセル / super-cell |
| 第 1 著者 氏名（和/英） | 秋濃 俊郎 / Toshiro Akino |
| 第 1 著者 所属（和/英） | 近畿大学生物理工学部電子システム情報工学科 Department of Electronic System and Information Engineering, School of Biology-Oriented Science and Technology, Kinki University |
| 第 2 著者 氏名（和/英） | 永田 真 / Makoto Nagata |
| 第 2 著者 所属（和/英） | 近畿大学生物理工学部電子システム情報工学科 Department of Electronic System and Information Engineering, School of Biology-Oriented Science and Technology, Kinki University |
| 第 3 著者 氏名（和/英） | 吉山 貴典 / Takanori Yoshiyama |
| 第 3 著者 所属（和/英） | 近畿大学生物理工学部電子システム情報工学科 Department of Electronic System and Information Engineering, School of Biology-Oriented Science and Technology, Kinki University |
| 発表年月日 | 2001/11/23 |
| 資料番号 | VLD2001-112,ICD2001-157,FTS2001-59 |
| 巻番号（vol） | vol.101 |
| 号番号（no） | 468 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |