| 講演名 | 2001/11/22 メモリとのインターフェース仕様を考慮した演算語長縮小に基づくプロセッサコアのハードウェア/ソフトウェア協調合成システム 嶋下 和宏, 戸川 望, 柳澤 政生, 大附 辰夫, |
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| 抄録(和) | 演算語長をnビットからn/2ビットに縮小することでプロセッサの面積削減を図る.一般的に, このときnビットの結果を得るには少なくとも2回の演算命令を実行しなければならない.しかし, ここでアプリケーションプログラムの内部変数のデータ長がn/2ビットのみであると仮定する.このとき, 演算命令を一度実行するだけで結果を得られる.我々の提案しているハードウェア/ソフトウェア協調合成システムでは, これまで, アプリケーションプログラムのデータ長はプロセッサコアの演算語長と等しいことを前提としていた.本稿では, 演算語長を縮小する手法を提案する.この手法は, 内部変数の演算精度に応じて各nビットの演算命令を1つ, もしくは2つ以上のn/2ビットの演算命令に繰り返し置き換える. |
| 抄録(英) | Let us consider to reduce an area of a processor by shortening the operation word length from n to n/2. In this case, we generally need to excute an operation instruction at least two times in order to obtain n-bit result. However, assume that internal variables in an application program uses only n/2 bits. In this case, we need to execute the operation instruction only once. We have proposed a hardware/software cosynthesis system for processors. In the system, we assume that data length of applications program equals to operation word length of a processor core. This paper proposes an algorithm for shortening an operation word length. The algorithm repeatedly replaces each n bit operation instruction with one or more n/2 bit operation instructions depending on internal variable precision. |
| キーワード(和) | ハードウェア/ソフトウェア協調合成 / ハードウェア/ソフトウェア分割 / 演算語長 / RISCプロセッサ / アセンブリコード |
| キーワード(英) | hardware/software cosynthesis / hardware/software partitioning / word length / RISC processor / assembly code |
| 資料番号 | VLD2001-110,ICD2001-155,FTS2001-57 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2001/11/22(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | メモリとのインターフェース仕様を考慮した演算語長縮小に基づくプロセッサコアのハードウェア/ソフトウェア協調合成システム |
| サブタイトル（和） | |
| タイトル（英） | A Hardware/Software Cosynthesis System for Processors based on Reducing Opration Word Length with Memory Interface Specification |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ハードウェア/ソフトウェア協調合成 / hardware/software cosynthesis |
| キーワード(2)（和/英） | ハードウェア/ソフトウェア分割 / hardware/software partitioning |
| キーワード(3)（和/英） | 演算語長 / word length |
| キーワード(4)（和/英） | RISCプロセッサ / RISC processor |
| キーワード(5)（和/英） | アセンブリコード / assembly code |
| 第 1 著者 氏名（和/英） | 嶋下 和宏 / Kazuhiro SHIMASHITA |
| 第 1 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept.of Electoronics, Information and Communication Engieneering, Waseda University |
| 第 2 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 2 著者 所属（和/英） | 北九州市立大学国際環境工学部情報メディア工学科:早稲田大学理工学総合研究センター Department of Information and Media Sciences, The University of Kitakyushu:Advanced Research Institute for Science and Engineering, Waseda University |
| 第 3 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 3 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept.of Electoronics, Information and Communication Engieneering, Waseda University |
| 第 4 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 4 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept.of Electoronics, Information and Communication Engieneering, Waseda University |
| 発表年月日 | 2001/11/22 |
| 資料番号 | VLD2001-110,ICD2001-155,FTS2001-57 |
| 巻番号（vol） | vol.101 |
| 号番号（no） | 467 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |