講演名 2001/11/22
決定論的遅延故障BISTの最適シード決定法
鈴木 和樹, 伊藤 秀男,
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抄録(和) 遅延故障検出BISTにおいて, 効果的にロバストテストパターンを生成できる手法に, 初期ベクトルの各ビットを次々に1ビットずつ反転させていく隣接テストがある.従来, 隣接テストを使用したパス遅延故障検出BISTにおいて, 初期ベクトル生成部にLFSRを使用しているため入力数が30本程度以上の回路に対して適用できないという問題があった.本研究で提案する手法は, 全テストパターンを含む最小数の隣接テストの初期ベクトル(シード)集合を, 決定論的に生成することにより, 高い故障検出率, 短いテスト時間を実現できるアルゴリズムを提案する.シミュレーションの結果1シード当たり25.4個のテストパターンを含むことが示された.
抄録(英) In delay fault detection BIST, adjacency test pattern generation scheme, consisted of LFSR and shift register, can generate effectively robust test patterns. This conventional scheme uses LFSR due to generate initial vectors, but there is a restriction that the input number of circuit under test (CUT) is limited to about 30. In this proposal, initial vectors are inputed as seed from a memory or a tester outside CUT, instead of using LFSR. We propose an optimal initial vector(seed) generating algorithm. Experimental results shows that 25.4 test patterns per 1 seed are included on an average for various circuits.
キーワード(和) 決定論的遅延故障BIST / ATPG / 隣接テスト
キーワード(英) deterministic test / delay fault / BIST / ATPG / adjacency testing
資料番号 VLD2001-95,ICD2001-140,FTS2001-42
発行日

研究会情報
研究会 VLD
開催期間 2001/11/22(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) 決定論的遅延故障BISTの最適シード決定法
サブタイトル(和)
タイトル(英) Optimal seed decision for deterministic delay fault detection BIST
サブタイトル(和)
キーワード(1)(和/英) 決定論的遅延故障BIST / deterministic test
キーワード(2)(和/英) ATPG / delay fault
キーワード(3)(和/英) 隣接テスト / BIST
第 1 著者 氏名(和/英) 鈴木 和樹 / Kazuki SUZUKl
第 1 著者 所属(和/英) 千葉大学自然科学研究科
Graduate School of Science and Technology, Chiba, University
第 2 著者 氏名(和/英) 伊藤 秀男 / Hideo ITO
第 2 著者 所属(和/英) 千葉大学工学部
Faculty of Engineering, Chiba University
発表年月日 2001/11/22
資料番号 VLD2001-95,ICD2001-140,FTS2001-42
巻番号(vol) vol.101
号番号(no) 467
ページ範囲 pp.-
ページ数 6
発行日