講演名 2001/11/22
FPGAを用いたAES暗号の試作
清家 秀律, 黒川 恭一,
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抄録(和) 近年, コンピュータの飛躍的な進化などにより米IBM社が開発したDESの安全性が低下をしている.そこで, NISTは, 1997年に世界中からAESのアルゴリズムを公募した.そして, 昨年10月にRijndaelがAES暗号として採用された.本研究では, このAES暗号をFPGAを用いてハードウェア化するため, 回路設計を行ってきた結果, 暗号化及び復号回路を一体化してVirtex XCV300PQ240-4を用いて実現することが可能となった.そこで本稿では, Virtex XCV300PQ240-4を実装した評価用ボードを用いて, 設計した回路の動作確認をPCをホストマシンとして行った.その結果, AES暗号回路の正常動作を確認することができた。
抄録(英) In recent years, the great progress of computer science decreases the safety of DES(Data Encryption Standard) developed by IBM Corp.. Following these circumstances, NIST decided a cryptography algorithm named "Rijndael" for AES(Advanced Encryption Standard) in October 2000. We are developing an AES hardware system using FPGA(Virtex XCV300PQ240-4) and designed the AES cryptography circuit. As a result, we could realize the encryption circuit as well as decryption circuit using a single FPGA chip. In this paper, a development of AES cryptography circuit using an evaluation board which contains one FPGA chip is reported.
キーワード(和) AES / Rijndael / FPGA / Virtex / ハードウェア化 / 試作
キーワード(英) AES / Rijndael / FPGA / Virtex / hardware / trial product
資料番号 VLD2001-91,ICD2001-136,FTS2001-38
発行日

研究会情報
研究会 VLD
開催期間 2001/11/22(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) FPGAを用いたAES暗号の試作
サブタイトル(和)
タイトル(英) Trial product of the AES cryptography using FPGA
サブタイトル(和)
キーワード(1)(和/英) AES / AES
キーワード(2)(和/英) Rijndael / Rijndael
キーワード(3)(和/英) FPGA / FPGA
キーワード(4)(和/英) Virtex / Virtex
キーワード(5)(和/英) ハードウェア化 / hardware
キーワード(6)(和/英) 試作 / trial product
第 1 著者 氏名(和/英) 清家 秀律 / Hidenori SEIKE
第 1 著者 所属(和/英) 防衛大学校情報工学科
Department of Computer Science, National Defense Academy
第 2 著者 氏名(和/英) 黒川 恭一 / Takakazu KUROKAWA
第 2 著者 所属(和/英) 防衛大学校情報工学科
Department of Computer Science, National Defense Academy
発表年月日 2001/11/22
資料番号 VLD2001-91,ICD2001-136,FTS2001-38
巻番号(vol) vol.101
号番号(no) 467
ページ範囲 pp.-
ページ数 6
発行日