| 講演名 | 2001/5/10 遅延故障を考慮したフォールトトレランス技術に基づく低消費電力方式 佐藤 寿倫, 有田 五次郎, |
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| 抄録(和) | マイクロプロセッサの電力を削減できる新しい方式を提案する. 本方式は遅延故障に対するフォールトトレランス技術を利用している. このフォールトトレランス技術は投機実行方式に基づいている. 消費電力は電源電圧の自乗に比例するので, 電圧を下げることが非常に効果的である. しかし, 同時にゲート遅延を増大させてしまい, その結果, クリティカルパスのタイミング制約を満足させるためにクロック周波数が低下してしまう. もし, 遅延故障に対するフォールトトレランス技術が備わっていれば, 必ずしもタイミング制約を満たす必要は無い. これらの考察からわれわれは, 投機実行機構を応用したフォールトトレランス技術を, 遅延故障向けに提案する. シミュレーションの結果, 本方式は有効であり, 電力の削減が確認できている. |
| 抄録(英) | A novel technique to reduce power consumption is disclosed. It relies on a fault-tolerant mechanism for timing constraints based on speculative execution technique. Since power reduces quadratically with supply voltage, supply voltage reduction can result in substantial power savings. However, it also causes larger gate delay, and thus clock must be slow down in order not to violate timing constraints of critical paths. If any fault-tolerant mechanism is provided for timing faults, it is not necessary to keep the constraints. From these observations, we propose a fault-tolerant technique for timing failures, which efficiently utilizes the speculative execution mechanism and reduces power consumption. We evaluate our proposal using a cycle-by-cycle simulator and find its efficiency. |
| キーワード(和) | 低消費電力設計 / フォールトトレランス / タイミング制約 / 分岐予測 / 投機実行 |
| キーワード(英) | low power design / fault tolerance / timing constraints / branch prediction / speculative execution |
| 資料番号 | VLD2001-5 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2001/5/10(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 遅延故障を考慮したフォールトトレランス技術に基づく低消費電力方式 |
| サブタイトル（和） | |
| タイトル（英） | Improving Energy Efficiency via Timing Fault Tolerance |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 低消費電力設計 / low power design |
| キーワード(2)（和/英） | フォールトトレランス / fault tolerance |
| キーワード(3)（和/英） | タイミング制約 / timing constraints |
| キーワード(4)（和/英） | 分岐予測 / branch prediction |
| キーワード(5)（和/英） | 投機実行 / speculative execution |
| 第 1 著者 氏名（和/英） | 佐藤 寿倫 / TOSHINORI SATO |
| 第 1 著者 所属（和/英） | 九州工業大学情報工学部知能情報工学科 KYUSHU INSTITUTE OF TECHNOLOGY |
| 第 2 著者 氏名（和/英） | 有田 五次郎 / ITSUJIRO ARITA |
| 第 2 著者 所属（和/英） | 九州工業大学マイクロ化総合技術センター KYUSHU INSTITUTE OF TECHNOLOGY |
| 発表年月日 | 2001/5/10 |
| 資料番号 | VLD2001-5 |
| 巻番号（vol） | vol.101 |
| 号番号（no） | 45 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |