講演名 | 2001/1/5 動的再構成型桁直列演算による離散コサイン変換回路 伊藤 和人, |
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抄録(和) | 半導体回路の微細化により, 配線を用いたデータ通信時間が相対的に増加しており, データ通信時間が処理速度向上を妨げると予想されている.動的再構成型演算回路を用いれば, 近傍の回路を所要の演算器に再構成することでデータ通信時間を低減し, 高速な処理を達成できる.本論文では, 桁直列演算回路の再構成が容易であることに着目し, 動的再構成型桁直列演算によって一次元離散コサイン変換をコンパクトかつ高速に行う回路を提案する.提案回路はLSI試作を行い, 回路シミュレーションを用いた遅延時間評価によって提案回路の有効性を確認した. |
抄録(英) | In the era of deep submicron technology, wire delay on an LSI chip is becoming relatively larger than operation delay. Data communication time by wire delay between processing units could be reduced and hence fast processing can be achieved if nearby processing units are dynamically reconfigured into desired operation type and execute operations on the reconfigured units. Based on the simplicity of reconfiguring digit-serial computation. we propose a compact and fast 1-D discrete cosine transfer circuit with dynamically reconfigurable digit-serial computation. An LSI chip is designed and its speed is measured by a circuit simulator. Results show the effectiveness of the proposed circuit. |
キーワード(和) | 動的再構成 / 桁直列演算 / DCT / スケジューリング / VLSIアーキテクチャ |
キーワード(英) | dynamic reconfiguration / digit-serial / DCT / scheduling / VLSI architecture |
資料番号 | VLD2000-117,CPSY2000-72 |
発行日 |
研究会情報 | |
研究会 | VLD |
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開催期間 | 2001/1/5(から1日開催) |
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講演論文情報詳細 | |
申込み研究会 | VLSI Design Technologies (VLD) |
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本文の言語 | JPN |
タイトル(和) | 動的再構成型桁直列演算による離散コサイン変換回路 |
サブタイトル(和) | |
タイトル(英) | A Discrete Cosine Transform Circuit with Dynamically Reconfigurable Digit-Serial Computation |
サブタイトル(和) | |
キーワード(1)(和/英) | 動的再構成 / dynamic reconfiguration |
キーワード(2)(和/英) | 桁直列演算 / digit-serial |
キーワード(3)(和/英) | DCT / DCT |
キーワード(4)(和/英) | スケジューリング / scheduling |
キーワード(5)(和/英) | VLSIアーキテクチャ / VLSI architecture |
第 1 著者 氏名(和/英) | 伊藤 和人 / Kazuhito ITO |
第 1 著者 所属(和/英) | 埼玉大学 電気電子システム工学科 Department of Electrical and Electronic Systems, Saitama University |
発表年月日 | 2001/1/5 |
資料番号 | VLD2000-117,CPSY2000-72 |
巻番号(vol) | vol.100 |
号番号(no) | 532 |
ページ範囲 | pp.- |
ページ数 | 8 |
発行日 |