| 講演名 | 2001/1/4 FPGAを用いた動的再構成可能システムを対象とするスケジューリング手法 石飛 貴志, 戸川 望, 柳澤 政生, 大附 辰夫, |
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| 抄録(和) | 近年, システムの動作中にシステムの一部の論理を書き換える動的再構成可能システムが研究されている.FPGAを用いた動的再構成可能システムでは, 複数のFPGAを動的に再構成してアプリケーションを実行する場合, FPGAの再構成時間がシステム高速化のボトルネックとなるため, 再構成時間を考慮したタスク割り当てが必要となる.本稿では, FPGAを用いた動的再構成可能システムのためのスケジューリング手法を提案する.提案手法は, タスクの実行順序とFPGAの資源を制約としシステムの処理時間の最小化を目的として, タスクの実行開始時刻と割り当てFPGAを決定する.本手法では, タスクの実行開始時刻と再構成時間がシステムの処理時間の遅れにどの程度影響するかを評価関数とし, さらに, 評価関数に基づきタスクの割り当て可能候補を徐々に削除することで、各タスクの処理時間の遅れを均一化したスケジューリングを実行する.その結果, 再構成の回数を考慮した上でシステムの処理時間の遅れを小さく抑えたスケジューリングが可能となる.計算機実験により手法の有効性を評価した結果を報告する. |
| 抄録(英) | Recently, there has been proposed a dynamically reconfigurable system where a part of the system can be reconfigured in-system. In an FPGA-based dynamically reconfigurable system, a task scheduling algorithm which takes into account a reconfiguration time is required to minimize the runtime of an application running on the system. In this paper, we propose a scheduling algorithm for the dynamic reconfigurable system based on multiple FPGAs. The objective of the algorithm is to minimize the system runtime of the application. A task execution time and a processing FPGA allocation are determined under given FPGA resources and execution order of tasks. In the algorithm, we define a criterion how much the task execution time and the reconfiguration time influence delays of the system runtime of the application and we balance task delays based on the criterion by gradually reducing scheduling candinates of each task. Therefor, we can keep the delays of the system runtime of the application down by taking account of the number of reconfigurations. Experimental results demonstrate the efficiency and effectiveness of the algorithm. |
| キーワード(和) | FPGA / スケジューリング / 再構成可能システム / 動的再構成 / ディジタル信号処理 |
| キーワード(英) | FPGA / scheduling / reconfigurable system / dynamic reconfiguration / digital signal processing |
| 資料番号 | VLD2000-115,CPSY2000-70 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2001/1/4(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | FPGAを用いた動的再構成可能システムを対象とするスケジューリング手法 |
| サブタイトル（和） | |
| タイトル（英） | A Scheduling Algorithm for a Dynamic Reconfigurable System Based on Multiple FPGAs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | スケジューリング / scheduling |
| キーワード(3)（和/英） | 再構成可能システム / reconfigurable system |
| キーワード(4)（和/英） | 動的再構成 / dynamic reconfiguration |
| キーワード(5)（和/英） | ディジタル信号処理 / digital signal processing |
| 第 1 著者 氏名（和/英） | 石飛 貴志 / Takashi ISHITOBI |
| 第 1 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 2 著者 所属（和/英） | 早稲田大学理工学総合研究センター Advanced Reserch Center for Science and Engineering, Waseda University |
| 第 3 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 3 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering, Waseda University |
| 第 4 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 4 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering, Waseda University |
| 発表年月日 | 2001/1/4 |
| 資料番号 | VLD2000-115,CPSY2000-70 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 531 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |