| 講演名 | 2000/11/23 CMOS組み合わせ回路のための相関を考慮した統計的静的遅延解析手法 西本 周二, 築山 修治, 田中 正和, 福井 正博, |
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| 抄録(和) | ディープサブミクロン時代におけるVLSI物理設計では, 要求性能を満たす回路を歩留まり良く設計するため, 製造プロセスのばらつきが回路性能(特に, クリティカルパス遅延)のばらつきにどのような影響を与えるかを見積もる技術が必要となる.このようなばらつきを精確に見積もることができれば, 過剰な設計マージンを除去し, より低消費電力で小面積の回路を設計することができる.本文では, 遅延のばらつきが正規分布で与えられたとき, CMOS組み合わせ回路のクリティカルパス遅延のばらつきを見積もる新しい手法を提案する.この手法は, 再収斂するような信号伝達パスがある場合, これらのパスの遅延の相関を考慮できるだけでなく, 一つの論理ゲートに含まれるトランジスタのスイッチング遅延の相関や, 同一ネットに属す配線遅延の相関も取り扱うことができる. |
| 抄録(英) | The VLSI physical design in deep sub-micron era requires a technique for estimating effects caused by manufacturing fluctuations on circuit performance, especially the critical path delay, so as to produce circuits satisfying required performances with high yield. If designers can estimate the distribution of critical path delays caused by manufacturing fluctuations, they can eliminate excessive margins so that they can design low power and high density circuits. In this paper, we present a new algorithm to estimate the distribution of the critical path delay of CMOS combinatorial circuits, with the use of the normal distribution as the model of delay fluctuations. The algorithm can treat not only correlations between distributions of path-delays but also correlations between distributions of transistor delays in a logic gate and between interconnect delays. |
| キーワード(和) | 静的遅延解析 / 統計的手法 / 相関 / CMOS組み合わせ回路 |
| キーワード(英) | static timing analysis / statistical approach / correlations / CMOS combinatorial circuits |
| 資料番号 | VLD2000-71,ICD2000-128,FTS2000-36 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2000/11/23(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | CMOS組み合わせ回路のための相関を考慮した統計的静的遅延解析手法 |
| サブタイトル（和） | |
| タイトル（英） | A Statistical Static Timing Analyzer for CMOS Combinatorial Circuits Considering Correlations Between Delays |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 静的遅延解析 / static timing analysis |
| キーワード(2)（和/英） | 統計的手法 / statistical approach |
| キーワード(3)（和/英） | 相関 / correlations |
| キーワード(4)（和/英） | CMOS組み合わせ回路 / CMOS combinatorial circuits |
| 第 1 著者 氏名（和/英） | 西本 周二 / Shuji Nishimoto |
| 第 1 著者 所属（和/英） | 中央大学理工学部電気電子情報通信工学科 Department of Electrical, Electronic, and Communication Engineering, Chuo University |
| 第 2 著者 氏名（和/英） | 築山 修治 / Shuji Tsukiyama |
| 第 2 著者 所属（和/英） | 中央大学理工学部電気電子情報通信工学科 Department of Electrical, Electronic, and Communication Engineering, Chuo University |
| 第 3 著者 氏名（和/英） | 田中 正和 / Masakaz Tanaka |
| 第 3 著者 所属（和/英） | 松下電器産業株式会社 半導体開発本部半導体先行開発センター Advanced LSI Tecnology Development Center Corporate Semiconductor Development Division Matsushita Electric Industrial Co., Ltd. |
| 第 4 著者 氏名（和/英） | 福井 正博 / Masahiro Fukui |
| 第 4 著者 所属（和/英） | 松下電器産業株式会社 半導体開発本部半導体先行開発センター Advanced LSI Tecnology Development Center Corporate Semiconductor Development Division Matsushita Electric Industrial Co., Ltd. |
| 発表年月日 | 2000/11/23 |
| 資料番号 | VLD2000-71,ICD2000-128,FTS2000-36 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 473 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |