講演名 2000/9/14
シュリンク設計向けクロック木生成
井上 浩明, 枝廣 正人,
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抄録(和) 本稿では、シュリンク後のクロック木の等遅延性を保証するクロック木生成(CTS)手法について提案を行なった。本手法は、あるスケーリング則に基づきプロセスパラメータを調整し、それを用いて既存のCTSをシュリンク前データに適用すればよい。このため、シュリンクに関する新たな設計工数をほとんど必要としない。本手法を適用した試行回路に対し、シュリンク後の等遅延性が十分な精度で保証できることをSPICEシミュレーションにて確認した。さらに、シュリンクを考慮しないCTSと比較し、シュリンク後にスキューが大きく改善されることを示した。本手法により、シュリンクを想定するLSI設計といった様々な応用が可能となる。
抄録(英) In this report, we present a new Clock Tree Synthesis(CTS)for shrinking a chip design. It minimizes clock skew of the chip through scaling by executing the traditional CTS with two tuned parameters for the target process instead of those for the current process. Since the program and design libraries of CTS do not need to be modified at all and it is executed with the original design data, we can take the advantage of reusing all optimized scripts for CAD which have been already designed. Then, evaluation shows our CTS keeps the skew minimized regardless of shrinking the chip and has sufficient effects on reducing clock skew compared with the traditional one. Consequently, it enables us to extend the application of scaling to LSI design.
キーワード(和) シュリンク / クロック木生成
キーワード(英) Shrink / Clock Tree Synthesis
資料番号 VLD2000-51,SDM2000-124
発行日

研究会情報
研究会 VLD
開催期間 2000/9/14(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) シュリンク設計向けクロック木生成
サブタイトル(和)
タイトル(英) Clock Tree Synthesis for Shrinking a Chip Design
サブタイトル(和)
キーワード(1)(和/英) シュリンク / Shrink
キーワード(2)(和/英) クロック木生成 / Clock Tree Synthesis
第 1 著者 氏名(和/英) 井上 浩明 / Hiroaki INOUE
第 1 著者 所属(和/英) NECシステムデバイス・基礎研究本部
System Devices and Fundamental Research, NEC Corporation
第 2 著者 氏名(和/英) 枝廣 正人 / Masato Edahiro
第 2 著者 所属(和/英) NECシステムデバイス・基礎研究本部
System Devices and Fundamental Research, NEC Corporation
発表年月日 2000/9/14
資料番号 VLD2000-51,SDM2000-124
巻番号(vol) vol.100
号番号(no) 293
ページ範囲 pp.-
ページ数 6
発行日