| 講演名 | 2000/5/4 準同期式設計による乗算器の作成 内海 哲章, 高橋 篤司, |
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| 抄録(和) | 一般の同期式回路は、各レジスタに入力されるクロックのタイミングが同時であることが原則であり、完全同期式設計ではそれを前提として回路を設計する。これに対して、準同期式設計では、各レジスタに入力するクロックのタイミングを意図的にずらすことによって、最高クロック周波数をさらに高速化する。本研究では、完全同期式設計と準同期式設定を比較するために、両設計手法を用いて乗算器を作成し、計算機上でシミュレートおよび分析することによって、準同期式設計の有効性を検証した。 |
| 抄録(英) | The clock period of a synchronous circuit can become shorter if the clock input timing is properly scheduled, such a circuit is called a semi-synchronous circuit. In this paper, we synthesize a multiplier based on semi-syncronous framework as well as based on complete-synchronous framework. We compare the performance of the obtained multipliers to confirm the validity of semi-syncronous design method. |
| キーワード(和) | 準同期 / 論理回路 / 乗算器 / 遅延 |
| キーワード(英) | semi-syncronous design / logic circuit / multiplier / delay |
| 資料番号 | VLD2000-2 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2000/5/4(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 準同期式設計による乗算器の作成 |
| サブタイトル（和） | |
| タイトル（英） | A synthesis of multiplier based on semi-synchronous design |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 準同期 / semi-syncronous design |
| キーワード(2)（和/英） | 論理回路 / logic circuit |
| キーワード(3)（和/英） | 乗算器 / multiplier |
| キーワード(4)（和/英） | 遅延 / delay |
| 第 1 著者 氏名（和/英） | 内海 哲章 / Tetsuaki Utsumi |
| 第 1 著者 所属（和/英） | 東京工業大学大学院理工学研究科集積システム専攻 Department of Communications and Intagrated Systems, Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 高橋 篤司 / Atsushi Takahashi |
| 第 2 著者 所属（和/英） | 東京工業大学大学院理工学研究科集積システム専攻 Department of Communications and Intagrated Systems, Tokyo Institute of Technology |
| 発表年月日 | 2000/5/4 |
| 資料番号 | VLD2000-2 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 35 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |