講演名 | 2000/3/3 基盤バイアス印加CMOS回路のエネルギー遅延積最小化スケーリング 宮浦 恭弘, 秋濃 俊郎, |
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抄録(和) | 通常の電源系である[V_ |
抄録(英) | By using new substrate-bias power lines [V_ |
キーワード(和) | 基板バイアス / 閾値電圧 / スケーリング / 速度飽和 / エネルギー遅延積 |
キーワード(英) | substrate-bias / threshold voltage / scaling / velocity-saturation / energy-delay product |
資料番号 | VLD99-127,ICD99-284 |
発行日 |
研究会情報 | |
研究会 | VLD |
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開催期間 | 2000/3/3(から1日開催) |
開催地(和) | |
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幹事補佐氏名(和) | |
幹事補佐氏名(英) |
講演論文情報詳細 | |
申込み研究会 | VLSI Design Technologies (VLD) |
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本文の言語 | JPN |
タイトル(和) | 基盤バイアス印加CMOS回路のエネルギー遅延積最小化スケーリング |
サブタイトル(和) | |
タイトル(英) | Substrate-Biased CMOS Circuit Scaling with Minimum Energy-Delay Product |
サブタイトル(和) | |
キーワード(1)(和/英) | 基板バイアス / substrate-bias |
キーワード(2)(和/英) | 閾値電圧 / threshold voltage |
キーワード(3)(和/英) | スケーリング / scaling |
キーワード(4)(和/英) | 速度飽和 / velocity-saturation |
キーワード(5)(和/英) | エネルギー遅延積 / energy-delay product |
第 1 著者 氏名(和/英) | 宮浦 恭弘 / Takahiro Miyaura |
第 1 著者 所属(和/英) | 近畿大学生物理工学部電子システム情報工学科 Department of Electronic System and Information Engineering School of Biology-Oriented Science and Technology, Kinki University |
第 2 著者 氏名(和/英) | 秋濃 俊郎 / Toshiro Akino |
第 2 著者 所属(和/英) | 近畿大学生物理工学部電子システム情報工学科 Department of Electronic System and Information Engineering School of Biology-Oriented Science and Technology, Kinki University |
発表年月日 | 2000/3/3 |
資料番号 | VLD99-127,ICD99-284 |
巻番号(vol) | vol.99 |
号番号(no) | 659 |
ページ範囲 | pp.- |
ページ数 | 8 |
発行日 |