| 講演名 | 2000/3/3 準同期式回路の最小クロック周期を求めるアルゴリズムの高速化 大石 亮介, 高橋 篤司, |
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| 抄録(和) | 準同期式回路は、各々のレジスタに入力するクロックのタイミングを制御することでクロック周期をレジスタ間の最大遅延よりも小さくすることが可能である。このクロック周期の最小値は準同期式回路の設計段階において繰り返し再計算されるものである.本研究では、レジスタ間の遅延情報から準同期式回路のクロック周期の下限を求める高速なアルゴリズムを提案し, 準同期式回路の設計期間の短縮を目指す. |
| 抄録(英) | The clock period of a synchronous circuit can become shorter if the clock input timing is properly scheduled, such a circuit is called a semi-synchronous circuit. The speed-up of the computation of the minimum clock period of a semi-synchronous circuit is important, since the computation is done iteratively in the design of it. In this paper, we propose a fast algorithm to compute the minimum clock period of a semi-synchronous circuit for given signal propagation delays between registers. |
| キーワード(和) | 準同期式回路 / クロック周期 / 遅延 / 最小閉路平均 |
| キーワード(英) | Semi-Synchronous Circuit / Clock Period / Delay / Minimum Cycle Mean |
| 資料番号 | VLD99-125,ICD99-282 |
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| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2000/3/3(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 準同期式回路の最小クロック周期を求めるアルゴリズムの高速化 |
| サブタイトル（和） | |
| タイトル（英） | A fast algorithm to compute the minimum clock period of Semi-Synchronous Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 準同期式回路 / Semi-Synchronous Circuit |
| キーワード(2)（和/英） | クロック周期 / Clock Period |
| キーワード(3)（和/英） | 遅延 / Delay |
| キーワード(4)（和/英） | 最小閉路平均 / Minimum Cycle Mean |
| 第 1 著者 氏名（和/英） | 大石 亮介 / Ryosuke Oishi |
| 第 1 著者 所属（和/英） | 学校法人後藤学園ライフエンス総研情報科学研究部 Acupuncture Informatics Research Center, GOTO College. |
| 第 2 著者 氏名（和/英） | 高橋 篤司 / Atsushi Takahashi |
| 第 2 著者 所属（和/英） | 東京工業大学工学部電気・電子工学科 Dept.of Electrical and Electronic Engrg., Tokyo Inst. of Tech. |
| 発表年月日 | 2000/3/3 |
| 資料番号 | VLD99-125,ICD99-282 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 659 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |