| 講演名 | 2000/3/3 クリティカルパスのリビジットに着目した回路分割遅延改善手法の提案 設楽 秀之, 畔上 謙吾, 坂主 圭史, 梶谷 洋司, |
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| 抄録(和) | 論理回路の最適実装の目標は最大遅延と面積両者の削減にある.分割実現にあたっては, 前者はクラスタ段数の最大値削減であり, 後者はクラスタ数とかクラスタ間の接続量である.回路規模が小さいときには, 両者は協調関係, すなわち, 一方について良いアルゴリズムは他方についてもそうであると期待できる.解決を迫られているのは, 「協調破綻:クラスタ数が小さいのにクリティカルパス遅延が大きい」状態の回路である.我々はそのような回路は「リビジット:クリティカルパスは同じクラスタを繰り返し通過している」, という状態にある, と推測する.そして, その解消(リビジットを無くすかクリティカルパスであることを無くす)を目指す再分割手法を提案する.適用にあたっては, 協調破綻を判定する必要はない.リビジットが観測されたら常に適用し, 段数を減らせれば採用する, というBest-So-Far戦略に従う.実験ではいくつかの例に顕著な改善が見られた. |
| 抄録(英) | The goal of optimal implementation of a logic circuit is in reduction of the maximum signal delay and circuit area In partitioning, they correspond to the maximum number of stages of signal paths and the number of clusters and / or interconnection density. For relatively small circuits, these two features seem to be corporative, that is, if one is good, so does the other. However, the solution which is needed in practical use is a partition algorithm that is effective for those circuits in confliction that the delay of the critical path is large in spite of the small number of clusters. It is reasoned that the critical path of such a circuit would visit one cluster more than one time. Based on this idea, we propose a new reconstructing algorithm which deals with such a critical path. Though the circuits of the intended target are those with such confliction, the algorithm is applied to any circuit as long as its critical path revisits clusters. Therefore, the reconstruction will not always reduce the maximum delay. But in our experiments, some remarkable improvements were observed with a small sacrifice of the number of clusters. |
| キーワード(和) | 論理回路 / 分割 / 遅延 / リビジット / クリティカルパス / クラスタ |
| キーワード(英) | logic circuit / partition / revisit / critical path / cluster |
| 資料番号 | VLD99-124,ICD99-281 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2000/3/3(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | クリティカルパスのリビジットに着目した回路分割遅延改善手法の提案 |
| サブタイトル（和） | |
| タイトル（英） | Repartition of a circuit for delay reduction driven by revisit of the critical path |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 論理回路 / logic circuit |
| キーワード(2)（和/英） | 分割 / partition |
| キーワード(3)（和/英） | 遅延 / revisit |
| キーワード(4)（和/英） | リビジット / critical path |
| キーワード(5)（和/英） | クリティカルパス / cluster |
| キーワード(6)（和/英） | クラスタ |
| 第 1 著者 氏名（和/英） | 設楽 秀之 / Hideyuki Shitara |
| 第 1 著者 所属（和/英） | 東京工業大学工学部電気・電子工学科 Department of Electrical and Electric Engineering, Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 畔上 謙吾 / Kengo R. Azegami |
| 第 2 著者 所属（和/英） | 東京工業大学工学部電気・電子工学科 Department of Electrical and Electric Engineering, Tokyo Institute of Technology |
| 第 3 著者 氏名（和/英） | 坂主 圭史 / Keishi Sakanushi |
| 第 3 著者 所属（和/英） | 東京工業大学工学部電気・電子工学科 Department of Electrical and Electric Engineering, Tokyo Institute of Technology |
| 第 4 著者 氏名（和/英） | 梶谷 洋司 / Yoji Kajitani |
| 第 4 著者 所属（和/英） | 東京工業大学工学部電気・電子工学科 Department of Electrical and Electric Engineering, Tokyo Institute of Technology |
| 発表年月日 | 2000/3/3 |
| 資料番号 | VLD99-124,ICD99-281 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 659 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |