| 講演名 | 2000/3/3 Sequence-PairとFlip操作を用いた、配置・大域配線一括探索手法 酒井 紀光, 清田 紘司, 藤吉 邦洋, |
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| 抄録(和) | VLSIレイアウト設計は一般に配置と配線の二段階に分けて行なわれるが、配置段階での評価と最終的な評価が食い違う可能性があるため、これらを一括して行なうことが望まれる。近年、BSGによる配置とFlipによる配線経路変更を組合せた、配置・配線一括探索手法が提案された。ただし、BSGの性質から、この手法では未使用領域や配線曲がりが多くなる恐れがある。 そこで本稿では、BSGの替わりに、sequence-pairを用いた一般構造フロアプラン探索手法を、Flip操作を用いた大域配線経路探索手法と組み合わせた、配置・配線一括探索手法を提案し、プログラムを作成して、実験を行なった。 |
| 抄録(英) | In VLSI layout design, placement and routing are done independently. But it is desired that these are done simultaneously, since the evaluation of the placement may be different from the evaluation of the final layout. Recently, a method to place and route simultaneously, by using BSG(representation of placement)and Flip (routing technique) was proposed. However, unused region and bends of wires may increase by the property of BSG.In this paper, a new method to place and route simultaneously by using floorplan made of sequence-pair, instead of BSG, with Flip is proposed. The experimental results show the effectiveness of proposed method. |
| キーワード(和) | sequence-pair / フロアプラン / Flip / 配置配線最適化 / Simulated Annealing法 |
| キーワード(英) | sequence-pair / floorplan / Flip / place-and-route optimization / Simulated Annealing |
| 資料番号 | VLD99-120,ICD99-277 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2000/3/3(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | Sequence-PairとFlip操作を用いた、配置・大域配線一括探索手法 |
| サブタイトル（和） | |
| タイトル（英） | Simultaneous Searching Method of Placement and Global Routing with Sequence-Pair and Flip |
| サブタイトル（和） | |
| キーワード(1)（和/英） | sequence-pair / sequence-pair |
| キーワード(2)（和/英） | フロアプラン / floorplan |
| キーワード(3)（和/英） | Flip / Flip |
| キーワード(4)（和/英） | 配置配線最適化 / place-and-route optimization |
| キーワード(5)（和/英） | Simulated Annealing法 / Simulated Annealing |
| 第 1 著者 氏名（和/英） | 酒井 紀光 / Norimitsu SAKAI |
| 第 1 著者 所属（和/英） | 東京農工大学工学部電気電子工学科 Department of Electrical and Electric Engineering, Tokyo University of Agriculture & Technology |
| 第 2 著者 氏名（和/英） | 清田 紘司 / Kouji KIYOTA |
| 第 2 著者 所属（和/英） | 東京農工大学工学部電気電子工学科 Department of Electrical and Electric Engineering, Tokyo University of Agriculture & Technology |
| 第 3 著者 氏名（和/英） | 藤吉 邦洋 / Kunihiro FUJIYOSHI |
| 第 3 著者 所属（和/英） | 東京農工大学工学部電気電子工学科 Department of Electrical and Electric Engineering, Tokyo University of Agriculture & Technology |
| 発表年月日 | 2000/3/3 |
| 資料番号 | VLD99-120,ICD99-277 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 659 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |