講演名 1999/3/4
配線資源を考慮した高位合成
西尾 喜孝, 金子 峰雄, 田湯 智,
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抄録(和) 本論文ではCADの一分野である高位合成の内部諸問題を統合的に捉え、配線資源を充分に考慮したVLSIシステム設計手法を提案する。従来のスケジューリング中心の方法では制限された割当により配線資源を充分に見積もることができず、また各処理は逐次的であることが多いために最適性はより減少してしまう。資源間の結線数は演算・データの資源割当が決定することで演算スケジューリングとは独立に求めることができるので、資源割当を中心に考えることで配線を充分に見積もることができる。今回はこの理論の基本概念と簡単なシステムに対する実験結果について述べる。
抄録(英) Most of the desing criteria for current and future VLSIs are relating to the interconnections. The past method based scheduling which couldn't precisely estimate the connectivity information, but exploring unit assignment could. In this paper, an assignment based approach to high-level-synthesis which takes account of interconnection is proposed.
キーワード(和) 高位合成 / スケジューリング / 資源割当 / 配線資源 / VLSI
キーワード(英) High-Level-Synthesis / Scheduling / Resource assignment / Interconnection / VLSI
資料番号 VLD-98-147
発行日

研究会情報
研究会 VLD
開催期間 1999/3/4(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 ENG
タイトル(和) 配線資源を考慮した高位合成
サブタイトル(和)
タイトル(英) Assignment Based Approach to High Level Synthesis for NetRelevant Dsign Criteria
サブタイトル(和)
キーワード(1)(和/英) 高位合成 / High-Level-Synthesis
キーワード(2)(和/英) スケジューリング / Scheduling
キーワード(3)(和/英) 資源割当 / Resource assignment
キーワード(4)(和/英) 配線資源 / Interconnection
キーワード(5)(和/英) VLSI / VLSI
第 1 著者 氏名(和/英) 西尾 喜孝 / Yoshitaka Nishio
第 1 著者 所属(和/英) 北陸先端科学技術大学院大学 情報科学研究科
School of Information Science, Japan Advanced Institute of Science and Technology
第 2 著者 氏名(和/英) 金子 峰雄 / Mineo Kaneko
第 2 著者 所属(和/英) 北陸先端科学技術大学院大学 情報科学研究科
School of Information Science, Japan Advanced Institute of Science and Technology
第 3 著者 氏名(和/英) 田湯 智 / Satoshi Tayu
第 3 著者 所属(和/英) 北陸先端科学技術大学院大学 情報科学研究科
School of Information Science, Japan Advanced Institute of Science and Technology
発表年月日 1999/3/4
資料番号 VLD-98-147
巻番号(vol) vol.98
号番号(no) 625
ページ範囲 pp.-
ページ数 8
発行日