| 講演名 | 1999/3/3 リピータ挿入/ゲートサイジングを考慮したタイミングドリブン自動配置 田形 充, 岡本 匠, 中村 和史, 多和田 茂芳, |
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| 抄録(和) | LSI自動レイアウトシステムGALETにおいて、高集積で高性能なLSIの設計で直面している問題を改善するため、従来機能であるパス遅延制約を考慮したタイミングドリブン自動配置機能、リピータ挿入機能、ゲートサイジング機能を結合し、同時に考慮するタイミングドリブン自動配置手法を開発した。ディープサブミクロン高速LSIを用いて実験し、従来のタイミングドリブン設計フローと比較して、タイミング、およびセル面積において改善を図ることができた。 |
| 抄録(英) | This paper presents a new timing-driven placement method of automatic layout system GALET. We have developed a new timing-driven placement algorithm, that is combined with buffer-insertion and gate-sizeing.In our experiments, performance improvement have been obtained for high performance deep-submicron LSI byour proposed method. |
| キーワード(和) | タイミングドリブン / 自動配置 / リピータ挿入 / ゲートサイジング / パス遅延制約 |
| キーワード(英) | timing driven / automatic placement / buffer insertion / gate sizing / path delay constraint |
| 資料番号 | VLD98-132 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1999/3/3(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | リピータ挿入/ゲートサイジングを考慮したタイミングドリブン自動配置 |
| サブタイトル（和） | |
| タイトル（英） | Timing-driven placement with buffer-insertion and gate-sizing |
| サブタイトル（和） | |
| キーワード(1)（和/英） | タイミングドリブン / timing driven |
| キーワード(2)（和/英） | 自動配置 / automatic placement |
| キーワード(3)（和/英） | リピータ挿入 / buffer insertion |
| キーワード(4)（和/英） | ゲートサイジング / gate sizing |
| キーワード(5)（和/英） | パス遅延制約 / path delay constraint |
| 第 1 著者 氏名（和/英） | 田形 充 / Mitsuru Tagata |
| 第 1 著者 所属（和/英） | NECソフトウエア北陸(株) NEC Software Hokuriku,Ltd. |
| 第 2 著者 氏名（和/英） | 岡本 匠 / Takumi Okamoto |
| 第 2 著者 所属（和/英） | 日本電気(株) NEC Corporation |
| 第 3 著者 氏名（和/英） | 中村 和史 / Kazushi Nakamura |
| 第 3 著者 所属（和/英） | 日本電気(株) NEC Corporation |
| 第 4 著者 氏名（和/英） | 多和田 茂芳 / Shigeyoshi Tawada |
| 第 4 著者 所属（和/英） | NECソフトウエア北陸(株) NEC Software Hokuriku,Ltd. |
| 発表年月日 | 1999/3/3 |
| 資料番号 | VLD98-132 |
| 巻番号（vol） | vol.98 |
| 号番号（no） | 624 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |