| 講演名 | 1998/6/26 1桁3ビット型冗長2進加算器とその乗算器への応用 日野杉 充希, 齊藤 正人, 虻川 勝己, 恒川 佳隆, 三浦 守, |
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| 抄録(和) | 本論文では, 1桁の表現を2ビットと3ビットを混合させた新たな冗長2進加算器の構成法を提案する.これは, 加算結果が1または-1となる組合せを高速に検出するために, 入出力に対して3ビット表現を用いる.そして, 3ビット表現によるハードウェア量の増加を抑えるために, 中間和および中間桁上げに対して2ビット表現を組み合わせる.そして, 論理式からゲート数および遅延時間の算出を行う.さらに, VLSI設計システムPARTHENONを用いてVLSI評価を行う.その結果, 従来の構成法に対し, ハードウェア量を抑えつつしかもより高速な加算器が実現できることを明らかにする.また, 本加算器の応用として, 乗算器に適用してその性能評価を行う.これによって, 本構成法の有効性を示す. |
| 抄録(英) | In this paper, a new redundant binary adder, which is combined representations of 1 digit by 2 bits and 3 bits, is proposed.This uses 3 bits representation to input and output signals, in order to detect speedily which adding result is 1 or -1.To control the increase in the amount of hardware by using 3 bits representation, 2 bits representation is used to the intermediate sum and intermediate carry.And, the gate numbers and delay time are calculated from the logical expression.Furthermore, by using PARTHENON, this adder is evaluated.As a result, it is clear that this adder which is hardware-efficient as well as high-speed is realizable.Finally, as application of this adder, it applies to the multiplier and is evaluated.Consequently, the availability of the proposed adder is shown. |
| キーワード(和) | 冗長2進加算器 / 高速 / 乗算器 / VLSI評価 |
| キーワード(英) | redundant binary adder / high-speed / multiplier / VLSI evaluation |
| 資料番号 | CAS98-19,VLD98-19,DSP98-48 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1998/6/26(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 1桁3ビット型冗長2進加算器とその乗算器への応用 |
| サブタイトル（和） | |
| タイトル（英） | Redundant Binary Adder Representing 1 Digit by 3 Bits and Its Application to Multiplier |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 冗長2進加算器 / redundant binary adder |
| キーワード(2)（和/英） | 高速 / high-speed |
| キーワード(3)（和/英） | 乗算器 / multiplier |
| キーワード(4)（和/英） | VLSI評価 / VLSI evaluation |
| 第 1 著者 氏名（和/英） | 日野杉 充希 / Mitsuki Hinosugi |
| 第 1 著者 所属（和/英） | 岩手大学工学部情報工学科 Faculty of Engineering, Iwate University |
| 第 2 著者 氏名（和/英） | 齊藤 正人 / Masato Saito |
| 第 2 著者 所属（和/英） | 岩手大学工学部情報工学科 Faculty of Engineering, Iwate University |
| 第 3 著者 氏名（和/英） | 虻川 勝己 / Katsumi Abukawa |
| 第 3 著者 所属（和/英） | 岩手大学工学部情報工学科 Faculty of Engineering, Iwate University |
| 第 4 著者 氏名（和/英） | 恒川 佳隆 / Yoshitaka Tsunekawa |
| 第 4 著者 所属（和/英） | 岩手大学工学部情報工学科 Faculty of Engineering, Iwate University |
| 第 5 著者 氏名（和/英） | 三浦 守 / Mamoru Miura |
| 第 5 著者 所属（和/英） | 岩手大学工学部情報工学科 Faculty of Engineering, Iwate University |
| 発表年月日 | 1998/6/26 |
| 資料番号 | CAS98-19,VLD98-19,DSP98-48 |
| 巻番号（vol） | vol.98 |
| 号番号（no） | 142 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |