| 講演名 | 1998/9/22 高性能/低消費エネルギー化を実現するウェイ予測セット・アソシアティブ・キャッシュ方式の提案と評価 井上 弘士, 石原 亨, 村上 和彰, |
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| 抄録(和) | 本稿では, 高性能/低消費エネルギー化といって相反する要求を同時に満足する新しいキャッシュ・アーキテクチャとして, ウェイ予測セット・アソシアティブ・キャッシュ(WPキャッシュ)を提案する.WPキャッシュは, メモリ参照の時間的・空間的局所性を活用し, タグ比較とは独立にウェイ予測を行う事で低消費エネルギー化を実現する.ウェイ予測が正しい場合, 参照データが格納されている唯一のウェイだけが活性化される.この時, タグ読み出しとライン読み出しは並列に行なわれるため, アクセス遅延は発生しない.WPキャッシュの定性的評価を行った結果, 理想状態では, 従来型キャッシュの性能を維持したまま約75%の消費エネルギー削減を実現できる事が判明した.また, 複数ベンチマークを用いて定量的評価を行った結果, 従来型キャッシュと比較して, 約10%の性能低下を伴うだけで, 約70%の低消費エネルギー化を達成した. |
| 抄録(英) | This paper proposes a novel cache architecture for performance/energy efficiency, called "way-predictable set-associative cache (WP cache). The WP cache performs way-prediction exploiting locality of reference before tag comparisons. Only one way having a data which is being referenced by the processor is activated where the WP cache makes an accurate prediction. In this case, the energy consumption for the access to the cache is reduced, and the cache performance is maintained due to the parallel read of the tag and the line. We have qualitatively analyzed the potential ability of the WP cache, and it is observed that the WP cache can make 75% energy reduction from a conventional set-associative cache without any performance degradation. Moreover, we have quantitatively evaluated the WP cache using many benchmarks. As the results, it is observed that the energy improvement achieved by the WP cache is about 70% while it produces 10% performance degradation, compared to a conventional set-associative cache. |
| キーワード(和) | 低消費エネルギー / 低消費電力 / 高性能 / キャッシュ / ウェイ予測 |
| キーワード(英) | low energy / low power / high performance / cache / way prediction |
| 資料番号 | VLD98-44,ICD98-147,FTS98-71 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1998/9/22(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 高性能/低消費エネルギー化を実現するウェイ予測セット・アソシアティブ・キャッシュ方式の提案と評価 |
| サブタイトル（和） | |
| タイトル（英） | A High-Performance/Low-Energy Cache Architecture with Way-Prediction Technique |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 低消費エネルギー / low energy |
| キーワード(2)（和/英） | 低消費電力 / low power |
| キーワード(3)（和/英） | 高性能 / high performance |
| キーワード(4)（和/英） | キャッシュ / cache |
| キーワード(5)（和/英） | ウェイ予測 / way prediction |
| 第 1 著者 氏名（和/英） | 井上 弘士 / Koji Inoue |
| 第 1 著者 所属（和/英） | 九州大学大学院システム情報科学研究科情報工学専攻:(株)アプリオリ・マイクロシステムズ Department of Computer Science and Communication Engineering, Kyushu University:A Priori Microsystems, Inc. |
| 第 2 著者 氏名（和/英） | 石原 亨 / Tohru Ishihara |
| 第 2 著者 所属（和/英） | 九州大学大学院システム情報科学研究科情報工学専攻 Department of Computer Science and Communication Engineering, Kyushu University |
| 第 3 著者 氏名（和/英） | 村上 和彰 / Kazuaki Murakami |
| 第 3 著者 所属（和/英） | 九州大学大学院システム情報科学研究科情報工学専攻:(株)アプリオリ・マイクロシステムズ Department of Computer Science and Communication Engineering, Kyushu University:A Priori Microsystems, Inc. |
| 発表年月日 | 1998/9/22 |
| 資料番号 | VLD98-44,ICD98-147,FTS98-71 |
| 巻番号（vol） | vol.98 |
| 号番号（no） | 287 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
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