講演名 1998/7/31
誤差解析に基づくVLSI自己組織化ネットワークの小規模設計
大久保 順也, 宮永 喜一, 栃内 香次,
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抄録(和) 本報告では、ニューラルネットワーク型のベルトル量子化器である自己組織化クラスタリングシステムのVLSI設計について述べる。本システムは、入力ベクトルの次元数mとシステムのノード数nがプログラマブルであり、汎用性が拡大されている。またこの種のシステムは回路規模が大きくなりがちであるが、誤差解析に基づく低ビット実現と、演算パイプライン型のアーキテクチャの採用により、処理速度を犠牲にすることなく回路規模を縮小することに成功している。CPLDを用いて本システムの設計を試みた結果、1つのCPLDチップにm×n≤512という規模のシステムが構築可能であった。
抄録(英) In this report, a VLSI design of a Self-Organizing system for data clustering which is a neural network vector classifier is described. The dimension of input vectors m and the number of nodes of the system n are programmable so that the system has high generality. Although the circuit size of this kind of system tends to become larger, it is considerably reduced without sacrificing processing speed by two methods : low bit realization using an error analysis and adoption of a pipeline processing. According to the result of design using a CPLD, the scale of the system on 1-chip CPLD is m×n≤512.
キーワード(和) 自己組織化クラスタリング / 誤差解析 / パイプライン処理
キーワード(英) Self-Organizing Clustering / Error Analysis / Pipeline Processing
資料番号 VLD98-32
発行日

研究会情報
研究会 VLD
開催期間 1998/7/31(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) 誤差解析に基づくVLSI自己組織化ネットワークの小規模設計
サブタイトル(和)
タイトル(英) A Small Size Realization of a VLSI Self-Organizing Network Based on the Error Analysis
サブタイトル(和)
キーワード(1)(和/英) 自己組織化クラスタリング / Self-Organizing Clustering
キーワード(2)(和/英) 誤差解析 / Error Analysis
キーワード(3)(和/英) パイプライン処理 / Pipeline Processing
第 1 著者 氏名(和/英) 大久保 順也 / Junya Ohkubo
第 1 著者 所属(和/英) 北海道大学大学院工学研究科
Graduate School of Engineering, Hokkaido University
第 2 著者 氏名(和/英) 宮永 喜一 / Yoshikazu Miyanaga
第 2 著者 所属(和/英) 北海道大学大学院工学研究科
Graduate School of Engineering, Hokkaido University
第 3 著者 氏名(和/英) 栃内 香次 / Koji Tochinai
第 3 著者 所属(和/英) 北海道大学大学院工学研究科
Graduate School of Engineering, Hokkaido University
発表年月日 1998/7/31
資料番号 VLD98-32
巻番号(vol) vol.98
号番号(no) 232
ページ範囲 pp.-
ページ数 6
発行日