| 講演名 | 1998/7/31 並列信号強調システムの最適設計の検討 大橋 正隆, 宮永 喜一, 栃内 香次, |
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| 抄録(和) | 信号処理では、リアルタイム処理は重要な課題の一つである。この課題の解決法として、専用ハードウェア化と計算負荷を軽減するアルゴリズムを提案することが考えられる。そこで本報告では、トータル最小2乗法を用いたリアルタイム信号強調システムのハードウェア化を試みた。このシステムの設計の最適性を、推定精度、誤差解析、回路規模の3点において議論した。この結果から、仮数部の語長を23から14にしても、推定精度、量子化誤差はほとんど変化せず、回路規模が半分になることを確認した。加えて、計算負荷削減のために、短時間不変性を導入した並列アルゴリズムを提案した。同時にこの並列アルゴリズムの誤差解析を行ない、誤差解析の観点から見ると、並列アルゴリズムが従来アルゴリズムより優れていることを確認した。 |
| 抄録(英) | Real time processing is one of important issues in digital signal processing. The solution are an application specific hardware design and the reduction of the computational burden. In this report, we try to design the signal enhancement real time system using a TLS algorithm. The design optimality is discussed on three points of view on estimation accuracy, round off erros and circuit scales. In consequence, the estimation accuracy and round off errors does not decline when the word length of mantissa portion changes from 23 to 14. Moreover then the circuit scale becomes half. In addition, we propose a new parallel algorithm which introduces a short time-invariant, so that the computational burden of this system is reduced. simultaneously the round off errors of the parallel algorithm are also analyzed. It is shown that the parallel algorithm is superior to conventional algorithm as regards floating-point round off errors. |
| キーワード(和) | 最適設計 / 推定精度 / 誤差解析 / 回路規模 / 並列アルゴリズム |
| キーワード(英) | Optimum design / Estimation accuracy / Error analysis / Circuit scale / Parallel algorithm |
| 資料番号 | VLD98-31 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1998/7/31(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 並列信号強調システムの最適設計の検討 |
| サブタイトル（和） | |
| タイトル（英） | An Optimum Design of Signal Enhancement System |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 最適設計 / Optimum design |
| キーワード(2)（和/英） | 推定精度 / Estimation accuracy |
| キーワード(3)（和/英） | 誤差解析 / Error analysis |
| キーワード(4)（和/英） | 回路規模 / Circuit scale |
| キーワード(5)（和/英） | 並列アルゴリズム / Parallel algorithm |
| 第 1 著者 氏名（和/英） | 大橋 正隆 / Masataka Ohashi |
| 第 1 著者 所属（和/英） | 北海道大学大学院工学研究科 Graduate School of Engineering, Hokkaido University |
| 第 2 著者 氏名（和/英） | 宮永 喜一 / Yoshikazu Miyanaga |
| 第 2 著者 所属（和/英） | 北海道大学大学院工学研究科 Graduate School of Engineering, Hokkaido University |
| 第 3 著者 氏名（和/英） | 栃内 香次 / Koji Tochinai |
| 第 3 著者 所属（和/英） | 北海道大学大学院工学研究科 Graduate School of Engineering, Hokkaido University |
| 発表年月日 | 1998/7/31 |
| 資料番号 | VLD98-31 |
| 巻番号（vol） | vol.98 |
| 号番号（no） | 232 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |