| 講演名 | 1998/12/10 FPGAのマクロブロックを対象とした配置概略配線同時処理手法 井上 大輔, 戸川 望, 柳澤 政生, 大附 辰夫, |
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| 抄録(和) | FPGAのマクロブロックとは、FPGA上で複数の論理ブロックがまとまって1つの機能を実現するブロック集合である.マクロブロックはFPGAの周波数を上げるためやFPGAの理論ブロックの使用率を上げるのに不可欠である.このマクロブロックのレイアウトでは, 単純な論理ブロックの交換やレイアウト領域の分割による配置配線は適用できない.本稿では, このようなFPGAのマクロブロックを対象として, トップダウン分割とボトムアップ結合を組み合わせた配置概略配線同時修理手法を提案する.提案手法は, トップダウン分割段階とボトムアップ配置概略配線段階の2段階で構成される.トップダウン分割段階ではマクロブロック間の配線を考慮しながら階層的にレイアウト領域を分割する.ボトムアップ配置概略配線段階では、階層的にマクロブロックを配置概略配線しながら結合する.計算機実験により手法の有効性を評価した結果を報告する. |
| 抄録(英) | A macro-block of FPGAs is a set preplaced and prerouted logic-blocks which can imprement a logic function such as an adder or a multiplier. Macro-blocks are indispensable to increase the clock freqency and also logic-block utilization of an FPGA chip. This paper proposes a simultaneous placement and grobal routing algorithm for FPGAs with macro-blocks. The algorithm consists of top-down partitioning and bottom-up combining. The top-down partitioning phase is based on hierarchical bipartitioning of a layout region and a set of macro-block. If there exist connections between bipartitioned macroblock sets, pseudo-pins are introduced to perserve the connections. In this phase rough information for macro-block placement and global routing can be obtained. The Bottom-up combining phase combines partitioned layout regions and macro-blocks and determines datailed placement. The experimental results demonstrate the efficiency and effectiveness of the algorithm. |
| キーワード(和) | FPGA / マクロブロック / 配置概略配線同時処理 / トップダウン分割 / ボトムアップ結合 |
| キーワード(英) | FPGA / macro-block / simultaneous placement and routing / top-down partitioning / bottom-up combining |
| 資料番号 | VLD98-115,CPSY98-135 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1998/12/10(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | FPGAのマクロブロックを対象とした配置概略配線同時処理手法 |
| サブタイトル（和） | |
| タイトル（英） | A Simultaneous Placement and Global Routing Algorithm for FPGAs with Macro-Blocks |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | マクロブロック / macro-block |
| キーワード(3)（和/英） | 配置概略配線同時処理 / simultaneous placement and routing |
| キーワード(4)（和/英） | トップダウン分割 / top-down partitioning |
| キーワード(5)（和/英） | ボトムアップ結合 / bottom-up combining |
| 第 1 著者 氏名（和/英） | 井上 大輔 / Daisuke INOUE |
| 第 1 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 第 2 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 2 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 第 3 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 3 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 第 4 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 4 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 発表年月日 | 1998/12/10 |
| 資料番号 | VLD98-115,CPSY98-135 |
| 巻番号（vol） | vol.98 |
| 号番号（no） | 446 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |