| 講演名 | 1998/12/10 新しい冗長数表現に基づくディジタル信号処理用EPGAの構成 澤田 善樹, 青木 孝文, 樋口 龍雄, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 本稿では, ディジタル信号処理などで用いられる高速な積和演算回路を構成する際に有用になる新たな数表現として, Signed-Weight Number System(SW数系:符号付き重み数系)を提案し, その基本性質および演算アルゴリズムを示す.SW数系では, 演算の各段階で, 各桁の重みの符号を自由に設定することにより, 規則的なハードウェア構成で正負の数を統一的に表現することが可能である.これにより, 2の補数表現の演算回路に見られるような符号拡張や補正ビットの挿入などの不規則な操作を不要とし, 加算アルゴリズムの完全なモジュール化を実現することが可能である.さらに, 本稿では, SW数系の演算アルゴリズムを活用した高速かつコンパクトなディジタルフィルタ専用FPGA"Field Programmable Digital Filter"の構成を示すとともに, 基礎実験の結果についても述べる. |
| 抄録(英) | This paper presents "Signed-Weight Number System (SW Number System)", which is useful for designing high-speed multiply-add modules for digital signal processing applications. The SW number system makes possible the unified representation of positive and negative numbers by adjusting the signs of individual digit positions. Compared with the conventional two's complement representation, the SW nymber representation, the SW number representation makes possible the constuction of highly regular arithmetic circuits without introducing irregular arithmetic operations, such as sign extension and LSB compensation. This paper also presents the design of a Field Programmable Digital Filter (FPDF) IC-a special-purpose FPGA for high-speed FIR filtering-based on the proposed SW arithmetic. The result of the experimental fabrication of test circuits is also described. |
| キーワード(和) | FPGA / 算術演算 / デェジタルフィルタ / 積和演算回路 / VLSI |
| キーワード(英) | FPGA / Computer arithmetic / Digital Filter / Multiply-add operations / VLSI |
| 資料番号 | VLD98-107,CPSY98-127 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 1998/12/10(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 新しい冗長数表現に基づくディジタル信号処理用EPGAの構成 |
| サブタイトル（和） | |
| タイトル（英） | Design of Digital Signal Processing FPGA Architecture Using New Redundant Number Representation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 算術演算 / Computer arithmetic |
| キーワード(3)（和/英） | デェジタルフィルタ / Digital Filter |
| キーワード(4)（和/英） | 積和演算回路 / Multiply-add operations |
| キーワード(5)（和/英） | VLSI / VLSI |
| 第 1 著者 氏名（和/英） | 澤田 善樹 / Yoshiki SAWADA |
| 第 1 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 第 2 著者 氏名（和/英） | 青木 孝文 / Takafumi AOKI |
| 第 2 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 第 3 著者 氏名（和/英） | 樋口 龍雄 / Tatsuo HIGUCHI |
| 第 3 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 発表年月日 | 1998/12/10 |
| 資料番号 | VLD98-107,CPSY98-127 |
| 巻番号（vol） | vol.98 |
| 号番号（no） | 446 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |