講演名 | 1995/10/19 AC歩留まり予測 平林 莞爾, |
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抄録(和) | 同期回路の全ての有効パスの設計時での遅延時間の分布とその遅延時間が製造プロセスによって増加する確率の分布が既知であるとしてプロセス後のパス遅延時間の分布を求め、この分布からAC歩留まりを計算する。設計時でのパス遅延時間分布は実測できるが、ここではガウス分布で近似する。プロセスによるパス遅延時間増加の確率分布は指数関数で展開し、CMOS GAについての遅延故障データと矛盾しないように決定する。これにより、ACテストのクロック周波数が一定の値より小さい場合は設計時でのパス遅延時間のばらつきを小さく抑えた方が歩留まりが上がるが、クロック周波数が大きい場合になる等、AC歩留まりの解析、予測の可能性を示す結果が得られた。 |
抄録(英) | Assuming That the distribution of path delays introduced by variations in the manufacturing process is a combination of exponential functions, AC yield is calculated for synchronous circuits. Each exponential function corresponds to variations in process parameters, foreign material caused shallow diffusion, resistive metal open, and so on. The distribution of designed path delays is assumed to be gaussian. Only below a certain value of the clock frequency of AC test, the yield is shown to be higher for smaller variances of the distribution. For higher frequencies the result is inverse. |
キーワード(和) | ACテスト / 遅延故障 / 歩留まり解析 / 同期回路 / 指数分布 |
キーワード(英) | AC test / delay defect / yield analysis / synchronous circuits / exponential distribution |
資料番号 | VLD95-87,FTS95-49 |
発行日 |
研究会情報 | |
研究会 | VLD |
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開催期間 | 1995/10/19(から1日開催) |
開催地(和) | |
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幹事補佐氏名(英) |
講演論文情報詳細 | |
申込み研究会 | VLSI Design Technologies (VLD) |
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本文の言語 | JPN |
タイトル(和) | AC歩留まり予測 |
サブタイトル(和) | |
タイトル(英) | AC YIELD PREDICTION |
サブタイトル(和) | |
キーワード(1)(和/英) | ACテスト / AC test |
キーワード(2)(和/英) | 遅延故障 / delay defect |
キーワード(3)(和/英) | 歩留まり解析 / yield analysis |
キーワード(4)(和/英) | 同期回路 / synchronous circuits |
キーワード(5)(和/英) | 指数分布 / exponential distribution |
第 1 著者 氏名(和/英) | 平林 莞爾 / Kanji Hirabayashi |
第 1 著者 所属(和/英) | 東芝研究開発センター Toshiba R & D Center ULSI Laboratory |
発表年月日 | 1995/10/19 |
資料番号 | VLD95-87,FTS95-49 |
巻番号(vol) | vol.95 |
号番号(no) | 306 |
ページ範囲 | pp.- |
ページ数 | 7 |
発行日 |