| 講演名 | 1995/10/19 関数処理に基づく含意操作と組合せ回路の等価性検証について 松永 裕介, |
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| 抄録(和) | 本稿では、組合せ回路の内部信号線のとり得る値の集合を二分決定グラフを用いて表現することによって、等価性検証問題を解く手法について述べる。内部信号線を用いて等価性検証を行う場合には、互いに独立な信号線の集合を用いることが望ましい。そこで、そのような集合を得るために有効な回路構造に基づくヒューリスティックを提案する。ISCAS'85のべンチマーク結果を用いた実験では3000ゲート規模の回路の等価性検証をSUN-4/10で20秒程度で行っており、その有効性が示されている。 |
| 抄録(英) | This paper describes a novel equivalence checking method of combinational circuits, which utilizes relations among internal signals represented by binary decision diagrams. To verify circuits efficiently, proper set of internal signals that are independent with each other should be chosen. A heuristic based on analysis of circuit structure is proposed to select such a set of internal signals. Experimental results using ISCAS'85 benchmarks demonstrate how the proposed method is effective. It proves equivalence of two circuits with 3000 gates in 20 seconds on SUN-4/10. |
| キーワード(和) | 論理検証 / 二分決定グラフ / 含意操作 |
| キーワード(英) | equivalence checking / binary decision diagrams / implication |
| 資料番号 | VLD95-85,FTS95-47 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1995/10/19(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 関数処理に基づく含意操作と組合せ回路の等価性検証について |
| サブタイトル（和） | |
| タイトル（英） | On Functional Implication and Its Application to Equivalence Checking of Combinational Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 論理検証 / equivalence checking |
| キーワード(2)（和/英） | 二分決定グラフ / binary decision diagrams |
| キーワード(3)（和/英） | 含意操作 / implication |
| 第 1 著者 氏名（和/英） | 松永 裕介 / Yusuke Matsunaga |
| 第 1 著者 所属（和/英） | (株)富士通研究所 Fujitsu Laboratories LTD. |
| 発表年月日 | 1995/10/19 |
| 資料番号 | VLD95-85,FTS95-47 |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 306 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
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