| 講演名 | 1995/10/19 ジョセフソン論理回路のテストについて 山田 輝彦, 佐々木 剛, |
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| 抄録(和) | 4JLジョセフソン論理ゲートに物理的欠陥が生じた場合の電気的振舞いを計算機シミュレーションによって解析し、次のことを明らかにした。(1)論理テストでは、製造工程の不安定さや工程中に混入した不純物に起因する欠陥の半分も検出できない。(2)電源の電流を観測することにより、高い欠陥検出率を達成することが可能である。(3)電流テストはジョセフソン論理回路のテストに非常に有効であろう。 |
| 抄録(英) | We analyzed the electric manifestation of the 4JL(four Josephson junction logic)gates with a defect by computer simulation, and proved that: (1) Logic testing can detect less than half of the defects which are due to process instabilities and contaminations during the fabrication processes. (2) A high defect coverage is achievable by monitoring current drawn from power suppliers. (3) Current testing may be very effective for the testing of Josephson logic circuits. |
| キーワード(和) | ジョセフソン論理回路 / 論理テスト / 電流テスト / 欠陥 / 故障 |
| キーワード(英) | Josephson logic circuit / logic testing / current testing / defect / fault |
| 資料番号 | VLD95-81,FTS95-43 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1995/10/19(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | ジョセフソン論理回路のテストについて |
| サブタイトル（和） | |
| タイトル（英） | On Testing of Josephson Logic Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ジョセフソン論理回路 / Josephson logic circuit |
| キーワード(2)（和/英） | 論理テスト / logic testing |
| キーワード(3)（和/英） | 電流テスト / current testing |
| キーワード(4)（和/英） | 欠陥 / defect |
| キーワード(5)（和/英） | 故障 / fault |
| 第 1 著者 氏名（和/英） | 山田 輝彦 / Teruhiko Yamada |
| 第 1 著者 所属（和/英） | 明治大学理工学部情報科学科 Dept. of Computer Science, Meiji University |
| 第 2 著者 氏名（和/英） | 佐々木 剛 / Tsuyoshi Sasaki |
| 第 2 著者 所属（和/英） | 明治大学理工学部情報科学科 Dept. of Computer Science, Meiji University |
| 発表年月日 | 1995/10/19 |
| 資料番号 | VLD95-81,FTS95-43 |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 306 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |