講演名 1996/3/8
トップダウン型遅延最小化配線の一手法
山本 克哉, 羽賀 崇, 築山 修治,
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抄録(和) 微細加工技術の進歩と回路の高速化が進み, 配線遅延が無視できなくなってきているため, 配線遅延を最小化する幾つかの手法が提案されてきた. しかし, より精度の高い遅延近似であるElmoreの遅延式を用いた配線手法は少ない. サブミクロン時代を迎へ, 配線抵抗の比重が増すに連れ, このような配線手法への要求は高まっている. 本文では, 各シンクのクリティカリテイが重みとして与えられた時, ソースから各シンクへのElmoreの遅延の重み付き総和を最小化するような新手法を提案する.
抄録(英) Due to the progress of microelectronics, interconnection delay becomes a dominant concern in the design of high-performance circuits, and many performance-driven layout CAD tools have been proposed. However, few delay minimization routers uses Elmore delays, which has high accuracy and fidelity in the delay approximation. Since interconnection resistance becomes larger in submicron technology, the demand of a delay minimization router is Increasing. In this paper, we propose a new router which minimizes the weighted sum of Elmore delay of all sinks, when a criticality of each sink is given as a weight of the sink.
キーワード(和) トップダウン型配線手法 / 遅延最小化 / Elmore遅延モデル / クリティカルシンク
キーワード(英) Top-down router / Delay minimization / Elmore delay model / critical sink
資料番号 VLD95-158,ICD95-258
発行日

研究会情報
研究会 VLD
開催期間 1996/3/8(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) トップダウン型遅延最小化配線の一手法
サブタイトル(和)
タイトル(英) A Top-Down Router for Delay Minimization
サブタイトル(和)
キーワード(1)(和/英) トップダウン型配線手法 / Top-down router
キーワード(2)(和/英) 遅延最小化 / Delay minimization
キーワード(3)(和/英) Elmore遅延モデル / Elmore delay model
キーワード(4)(和/英) クリティカルシンク / critical sink
第 1 著者 氏名(和/英) 山本 克哉 / Katsuya YAMAMOTO
第 1 著者 所属(和/英) 中央大学理工学部
Faculty of Science and Technology, Chuo University
第 2 著者 氏名(和/英) 羽賀 崇 / Takashi HAGA
第 2 著者 所属(和/英) 中央大学理工学部
Faculty of Science and Technology, Chuo University
第 3 著者 氏名(和/英) 築山 修治 / Shuji TSUKIYAMA
第 3 著者 所属(和/英) 中央大学理工学部
Faculty of Science and Technology, Chuo University
発表年月日 1996/3/8
資料番号 VLD95-158,ICD95-258
巻番号(vol) vol.95
号番号(no) 562
ページ範囲 pp.-
ページ数 8
発行日