| 講演名 | 1996/3/8 CMOSマクロセル生成における階層的トランジスタ配置手法 定兼 利行, 中尾 博臣, 寺井 正幸, |
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| 抄録(和) | CMOSマクロセルのレイアウト生成における新しいトランジスタ配置手法を発表する。本手法は与えられたトランジスタレベルのネットリストを論理ゲートにグルーピングしてこれを単位に階層的に配置する。まず、各論理ゲートに対して論理ゲート内のトランジスタ配置の候補を複数個生成しておく。そして、論理ゲートの配置と各論理ゲート内のトランジスタ配置 (前記候補からの選択) とを反復改善法を用いて同時に決定する。このように2つの階層を同時に反復改善することにより実用的な時間内で良い解が得られる。我々のゲートアレイのセルライブラリを用いて実験したところ、レイアウト設計者が人手で作成した配置に比べてもセル横幅と配線混雑の点で平均的に同等の品質の配置を生成することができた。 |
| 抄録(英) | We present a new transistor placement algorithm for generating a uniform-height macro cell layout. The algorithm first partitions the transistors constituting a cell into clusters, and provides a set of altemative transistor placements in a cluster for each cluster. And then both selection from each set and placement of the clusters are performed simultaneously, by iterative improvement method. This simultaneous improvement method enables to obtain a good solution in practical time. Experimental results on our gate-array cell library shows that the resultant placements are comparable to manual placements done by skilled layout designers, in terms of cell width and intra-cell routing congestion. |
| キーワード(和) | セル生成 / 自動配置 / 階層的配置 / ゲートアレイ / スタンダードセル |
| キーワード(英) | cell generation / automatic placement / hierarchical placement / gate array / standard cell |
| 資料番号 | VLD95-154,ICD95-254 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/3/8(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | CMOSマクロセル生成における階層的トランジスタ配置手法 |
| サブタイトル（和） | |
| タイトル（英） | A New Hierarchical Algorithm for Transistor Placement in CMOS Macro Cell Design |
| サブタイトル（和） | |
| キーワード(1)（和/英） | セル生成 / cell generation |
| キーワード(2)（和/英） | 自動配置 / automatic placement |
| キーワード(3)（和/英） | 階層的配置 / hierarchical placement |
| キーワード(4)（和/英） | ゲートアレイ / gate array |
| キーワード(5)（和/英） | スタンダードセル / standard cell |
| 第 1 著者 氏名（和/英） | 定兼 利行 / Toshiyuki Sadakane |
| 第 1 著者 所属（和/英） | 三菱電機(株) システムLSI開発研究所 System LSI Laboratory Mitubishi Electric Corporation |
| 第 2 著者 氏名（和/英） | 中尾 博臣 / Hiroomi Nakao |
| 第 2 著者 所属（和/英） | 三菱電機(株) システムLSI開発研究所 System LSI Laboratory Mitubishi Electric Corporation |
| 第 3 著者 氏名（和/英） | 寺井 正幸 / Masayuki Terai |
| 第 3 著者 所属（和/英） | 三菱電機(株) システムLSI開発研究所 System LSI Laboratory Mitubishi Electric Corporation |
| 発表年月日 | 1996/3/8 |
| 資料番号 | VLD95-154,ICD95-254 |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 562 |
| ページ範囲 | pp.- |
| ページ数 | 7 |
| 発行日 | |