講演名	1996/3/8 レイアウトを考慮したファンアウト分解手法 青木 孝哲, 村方 正美, 三橋 隆, 後藤 宣之,
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抄録(和)	本稿ではレイアウトを考慮したファンアウト分解手法について述べる。この手法は、セルの配置状態をもとに多端子ネットをグラフで表現し、この上で経路探索を行なうことでRC遅延を考慮しながらバッファセルの挿入箇所を探索する。また多端子ネットをグラフ表現する際にバッファ七ルの挿入の可能性を検証することで配置に与える影饗を押えることかできる。提案手法を計算機上で実現し幾つかのデータで実験を行なったところ平均で釣17%の遅延短縮結果をえることができた。
抄録(英)	This paper proposes a fanout-tree restructuring algorithm for post-placement timing optimization to meet timing constraints. The proposed algorithm restructures a fanout-tree by finding a tree in a graph which represents a multi-terminal net, and inserts buffer cells and resizes cells based on an accurate interconnection RC delay without degrading routability. The algorithm has been implemented and applied to a number of layout data generated by timing driven placement. Application results show a 17% reduction in circuit delay on the average.
キーワード(和)	ファンアウト分解 / 遅延 / タイミングドリブンレイアウト
キーワード(英)	fanout problem / RC delay / timing driven
資料番号	VLD95-153,ICD95-253
発行日

研究会情報
研究会	VLD
開催期間	1996/3/8(から1日開催)
開催地（和）
開催地（英）
テーマ（和）
テーマ（英）
委員長氏名（和）
委員長氏名（英）
副委員長氏名（和）
副委員長氏名（英）
幹事氏名（和）
幹事氏名（英）
幹事補佐氏名（和）
幹事補佐氏名（英）

講演論文情報詳細
申込み研究会	VLSI Design Technologies (VLD)
本文の言語	JPN
タイトル（和）	レイアウトを考慮したファンアウト分解手法
サブタイトル（和）
タイトル（英）	Fanout-tree Restructuring Algorithm for Post-placement Timing Optimization
サブタイトル（和）
キーワード(1)（和/英）	ファンアウト分解 / fanout problem
キーワード(2)（和/英）	遅延 / RC delay
キーワード(3)（和/英）	タイミングドリブンレイアウト / timing driven
第 1 著者 氏名（和/英）	青木 孝哲 / T. Aoki
第 1 著者 所属（和/英）	(株)東芝 半導体設計・評価技術センター Semiconductor DA & Test Engineering Center, TOSHIBA
第 2 著者 氏名（和/英）	村方 正美 / M. Murakata
第 2 著者 所属（和/英）	(株)東芝 半導体設計・評価技術センター Semiconductor DA & Test Engineering Center, TOSHIBA
第 3 著者 氏名（和/英）	三橋 隆 / T. Mituhashi
第 3 著者 所属（和/英）	(株)東芝 半導体設計・評価技術センター Semiconductor DA & Test Engineering Center, TOSHIBA
第 4 著者 氏名（和/英）	後藤 宣之 / N. Goto
第 4 著者 所属（和/英）	(株)東芝 研究開発センター Research and Development Center, TOSHIBA
発表年月日	1996/3/8
資料番号	VLD95-153,ICD95-253
巻番号（vol）	vol.95
号番号（no）	562
ページ範囲	pp.-
ページ数	8
発行日