| 講演名 | 1996/3/8 セル最適化によるCMOS論理回路の合成 田 嘉霖, 佐々木 将央, 金子 峰雄, |
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| 抄録(和) | テクノロジー・マッピングは通常、入力された論理関数をあらかじめ用意された限られた種類のスタンダードセルに置換する操作として完式化される。本研究ではCMOSプロセスを対象に、より詳細な最適化を目的として、CMOS論理セルの合成と置換を平行して行なうマッピング方法を提案した。提案法では、多段化された論理関数に対し、ダイナミック・プログラミング法による最適セル置換探索と枝付加・節点短絡・枝開放操作によるCMOSセルの簡単化を同時実行する。ついで、RC遅延モデルに基づく各セル内のトランジスタサイズの最適化により、夕イミング制約を満足し、かつ面積最小のCMOS論理回路を合成する。最後に、システムの試作と合成実験により、手法の有効性を確認した。 |
| 抄録(英) | The conventional technology mapping method is selecting a cell from a limited standard library. In this paper, we propose a new technology mapping method which does not use any pre-designed cell library. It generates optimal cells iteratively for each gate whenever they are required, and then assign the least cost cell for the circuit by a Dynamic Programming algorithm. After cell assignment, we examine the problem of minimizing the total area in the circuit under a given timing constraint. |
| キーワード(和) | テクノロジー・マッピング / トランスダクション / タイミング制約 / セルスケーリング |
| キーワード(英) | Technology mapping / Transduction / Timing constraints / Cell resizing |
| 資料番号 | VLD95-152,ICD95-252 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/3/8(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | セル最適化によるCMOS論理回路の合成 |
| サブタイトル（和） | |
| タイトル（英） | CMOS Logic Circuit Synthesis with Iterative Cell Optimization |
| サブタイトル（和） | |
| キーワード(1)（和/英） | テクノロジー・マッピング / Technology mapping |
| キーワード(2)（和/英） | トランスダクション / Transduction |
| キーワード(3)（和/英） | タイミング制約 / Timing constraints |
| キーワード(4)（和/英） | セルスケーリング / Cell resizing |
| 第 1 著者 氏名（和/英） | 田 嘉霖 / Jialin Tian |
| 第 1 著者 所属（和/英） | 東京工業大学 工学部 電気・電子工学科 Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 佐々木 将央 / Masachika Sasaki |
| 第 2 著者 所属（和/英） | 東京工業大学 工学部 電気・電子工学科 Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 第 3 著者 氏名（和/英） | 金子 峰雄 / Mineo Kaneko |
| 第 3 著者 所属（和/英） | 東京工業大学 工学部 電気・電子工学科 Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 発表年月日 | 1996/3/8 |
| 資料番号 | VLD95-152,ICD95-252 |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 562 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |