| 講演名 | 1996/3/8 部分論理回路の縮約に基づくFPGAテクノロジーマッピング法 安冨 良樹, 渡邉 敏正, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | FPGA(Field Programmable Gate Array)テクノロジーマッピングにおける重要課題として, 論理ゲート間での信号遅延の低減化がある. 本稿は遅延時間の大きい部分論理回路を優先的に縮約することにより, 論理回路の入出力間の遅延時間を減少させる手法を提案する. また, FPGAとしての実現可能性という立場から全体の遅延時間の減少だけでなく, テクノロジーマッピング後の論理プロック数(LUT数)の削減も考慮する. 提案手法は既存の Edge-Map や Flow Map とは異なるアプローチである.ー方最近出版された clustering 法 (Optimum Clustering for Delay Minimization, R.Rajaraman and D.F.Wong, IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems, Vol.14, No.12, pp.1490-1495(1995))に類似した手法ではあるが, 本手法は論理ブロックへの入力変数の総数とLUT総数共に上限があるという点が異なる. 提案手法を計算機上に実装して, 実験によりその有効性を示す. |
| 抄録(英) | One of the most important problems in technology mapping for FPGA (Field Programmable Gate Array) is the delay control among logic gates. The subject of the paper is to propose a method for reducing the total delay of a whole circuit, based on shrinking subcircuits that are critical in delay minimization. In addition from the viewpoint of feasibility of the technology mapping, decreasing the total number of LUTs (LookUp Tables) are taken into consideration. The proposed method has an approach different from Edge-Map and FlowMap. Although it is based on an idea similar to the paper "Optimum Clustering for Delay Minimization" by R.Rajaraman and D.F.Wong, recently published in IEEE Trans. Computer-Aided Design of Integrated Circuis and Systems, Vol.14, No.12, pp.1490-1495(1995), the difference is that the total number of input vertices to each cluster and that of LUTs are bounded. Experimental results are provided to show capability of the proposed method |
| キーワード(和) | FPGA / テクノロジーマッピング / 信号遅延 / 部分論理回路の縮約 |
| キーワード(英) | FPGA / technology mapping / delay / shrinking subcircuits |
| 資料番号 | VLD95-151,ICD95-251 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 1996/3/8(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 部分論理回路の縮約に基づくFPGAテクノロジーマッピング法 |
| サブタイトル（和） | |
| タイトル（英） | Technology Mapping for FPGAs based on Subcircuit Shrinking |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | テクノロジーマッピング / technology mapping |
| キーワード(3)（和/英） | 信号遅延 / delay |
| キーワード(4)（和/英） | 部分論理回路の縮約 / shrinking subcircuits |
| 第 1 著者 氏名（和/英） | 安冨 良樹 / Yoshiki Yasutomi |
| 第 1 著者 所属（和/英） | 広島大学工学部 第二類 回路システム工学講座 Department of Circuits and Systems, Faculty of Engineering, Hiroshima University |
| 第 2 著者 氏名（和/英） | 渡邉 敏正 / Toshimasa Watanabe |
| 第 2 著者 所属（和/英） | 広島大学工学部 第二類 回路システム工学講座 Department of Circuits and Systems, Faculty of Engineering, Hiroshima University |
| 発表年月日 | 1996/3/8 |
| 資料番号 | VLD95-151,ICD95-251 |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 562 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |