| 講演名 | 1996/3/7 メモリ共有プロセッサアレイのASIC設計法とデータ・シリアル行列乗算器への応用 李 冬菊, 伊藤 和人, 國枝 博昭, |
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| 抄録(和) | メモリ共有プロセッサアレー(MSPA)はシストリックアレーと共有メモリ構成の両方の利点を持つ新しいプロセッサアレー構成である。この構成は必要なプロセッサ数をシストリックアレーより少なく選択できる構成法で、規則的なアルゴリズムに対して並列高速演算処理するものである。本論文では、データがシリアル入力方式のMSPA構成を特定用途向けIC(ASIC)設計する手法を提案している。設計例として行列乗算器を取り上げ、実用的な設計結果を示している。 |
| 抄録(英) | Memory Shared Processor Array (MSPA) is a new kind of processor array architecture. By this architecture, we can use much less processor elements than systolic array to deal with the regular structured algorithms. In this paper, we propose an ASIC design methodology for MSPA architecture with data-serial input scheme. Using a matrix multiplier as an example, we present a practical design result. |
| キーワード(和) | プロセッサアレー構成 / シストリックアレー / ASIC設計 / 行列乗算器 |
| キーワード(英) | Processor architecture / Systolic array / ASIC design / Mutrix multiplier |
| 資料番号 | VLD95-140,ICD95-240 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/3/7(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | メモリ共有プロセッサアレイのASIC設計法とデータ・シリアル行列乗算器への応用 |
| サブタイトル（和） | |
| タイトル（英） | ASIC Design Methodology for MSPA Architecture and its application to Data-serial Matrix Multiplier |
| サブタイトル（和） | |
| キーワード(1)（和/英） | プロセッサアレー構成 / Processor architecture |
| キーワード(2)（和/英） | シストリックアレー / Systolic array |
| キーワード(3)（和/英） | ASIC設計 / ASIC design |
| キーワード(4)（和/英） | 行列乗算器 / Mutrix multiplier |
| 第 1 著者 氏名（和/英） | 李 冬菊 / Dongju Li |
| 第 1 著者 所属（和/英） | 東京工業大学 電気電子工学科 Dept. of EE Eng. Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 伊藤 和人 / Kazuhito Ito |
| 第 2 著者 所属（和/英） | 埼玉大学 電気電子システム工学科 Dept. of EE Syst. Eng. Saitama University |
| 第 3 著者 氏名（和/英） | 國枝 博昭 / Hiroaki Kunieda |
| 第 3 著者 所属（和/英） | 東京工業大学 電気電子工学科 Dept. of EE Eng. Tokyo Institute of Technology |
| 発表年月日 | 1996/3/7 |
| 資料番号 | VLD95-140,ICD95-240 |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 561 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |