| 講演名 | 1996/3/7 イタレーション間データ依存制約を考慮したパイプライン化DSPスケジューリング手法 西田 浩一, 戸川 望, 佐藤 政生, 大附 辰夫, |
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| 抄録(和) | DSP用LSIの高位合成では, データフローグラフのスケジューリングが中心的な役割を果たす. ディジタルフィルタを始めとした多くのDSPでは, 信号を遅延器で遅らせ演算器で演算するという処理が中心となるため, スケジューリングではイタレーション間データ依存制約を満足することが要求される. 高速処理が必要なDSPでは, スループットを向上させるためにパイプライン化データパスの実現も重要である. 本稿では, マルチサイクル演算器およびパイプライン化演算器の考慮, イタレーション間データ依存制約の満足, パイプライン化データパスの合成を可能とした時間制約スケジューリング手法を提案する. 提案手法は, まずデータフローグラフ中の演算が割り当てられるコントロールステップの候補を列挙し, 徐々に候補を減少させることで最終的なスケジューリング結果を得る. 計算機実験結果により, 提案手法は現実的な例題に対し1秒以下ではほぼ最適解が得られることを示す. |
| 抄録(英) | In high-level synthesis for digital signal processing (DSP), scheduling of data-flow graphs plays a primary role. The primary operations of DSP are delaying signals with delay units and operating them with arithmetic units. Thus it is required to satisfy inter iteration data dependency constraints in scheduling. In high-speed DSP, pipelining data-paths is also important for improving throughputs. In this paper, we propose a pipelined DSP scheduling algorithm for DFG with inter iteration data dependencies. The algorithm deals with multi-cycle functional units and pipelined functional units and synthesizes pipelined data paths satisfying inter iteration data dependency constraints. In the algorithm, we first enumerate candidate control steps to which each operation in DFG is assigned. By reducing the assignment candidates gradually, we finally obtain a scheduling result. Experimental results for practical DSP data-flow graphs show that the algorithm obtains near optimal solutions in less than one second. |
| キーワード(和) | DSP / 高位合成 / スケジューリング / イタレーション間データ依存制約 / パイプライン処理 |
| キーワード(英) | digital signal processing / high-level synthesis / scheduling / inter iteration data dependencies / pipelining |
| 資料番号 | VLD95-134,ICD95-234 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/3/7(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | イタレーション間データ依存制約を考慮したパイプライン化DSPスケジューリング手法 |
| サブタイトル（和） | |
| タイトル（英） | A Pipelined Scheduling Algorithm for DFG with Inter Iteration Data Dependencies |
| サブタイトル（和） | |
| キーワード(1)（和/英） | DSP / digital signal processing |
| キーワード(2)（和/英） | 高位合成 / high-level synthesis |
| キーワード(3)（和/英） | スケジューリング / scheduling |
| キーワード(4)（和/英） | イタレーション間データ依存制約 / inter iteration data dependencies |
| キーワード(5)（和/英） | パイプライン処理 / pipelining |
| 第 1 著者 氏名（和/英） | 西田 浩一 / Koichi NISHIDA |
| 第 1 著者 所属（和/英） | 早稲田大学理工学部電子通信学科 Dept. of Electronics and Communication Engineering Waseda University |
| 第 2 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 2 著者 所属（和/英） | 早稲田大学理工学部電子通信学科 Dept. of Electronics and Communication Engineering Waseda University |
| 第 3 著者 氏名（和/英） | 佐藤 政生 / Masao SATO |
| 第 3 著者 所属（和/英） | 早稲田大学理工学部電子通信学科 Dept. of Electronics and Communication Engineering Waseda University |
| 第 4 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 4 著者 所属（和/英） | 早稲田大学理工学部電子通信学科 Dept. of Electronics and Communication Engineering Waseda University |
| 発表年月日 | 1996/3/7 |
| 資料番号 | VLD95-134,ICD95-234 |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 561 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
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