| 講演名 | 1996/3/7 Full Top Down Design for Testability Using Multi-Level Partial Scan Design 本原 章, 竹岡 貞巳, 細川 利典, 太田 光保, 高井 裕司, 松本 道弘, 村岡 道明, |
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| 抄録(和) | 本稿では、Register-Transfer Level (RTL)でパーシャルスキャン選択を行うテスト容易化設計(DFT)手法について述べる。本手法では、ESDAシステム上におけるRTLでのスキャンレジスタ選択とゲートレベルでのスキャンレジスタ選択を組み合せて実行することによって、効果的にテスト容易化を行う。RTLではRTL回路のテスタビリティー解析を行うことによってスキャンレジスタを決定し、またゲートレベルでは、状態遷移容易性の解析を行うことによってスキャンレジスタを決定し、ATPGを実行する。ISCAS'89ベンチマーク回路と実品種を使った実験によって、本手法の効果が実証された。 |
| 抄録(英) | An approach to design for testability using multi-level partial scan design is described. A scan selection method based on RTL testability analysis and a gate level scan selection method based on state transition analysis which are implemented on an ESDA system can effectively improve testability. Experimental results for ISCAS'89 benchmark circuits and actual cfrcuits are also presented. |
| キーワード(和) | DFT / パーシャルスキャン / RTL / テスタビリテイー解析 / 状態遷移 / トップダウン設計 / ESDA |
| キーワード(英) | design for testability / partial scan / RTL / testability analysis / state machine / top down design / ESDA |
| 資料番号 | VLD95-131,ICD95-231 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/3/7(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Full Top Down Design for Testability Using Multi-Level Partial Scan Design |
| サブタイトル（和） | |
| キーワード(1)（和/英） | DFT / design for testability |
| キーワード(2)（和/英） | パーシャルスキャン / partial scan |
| キーワード(3)（和/英） | RTL / RTL |
| キーワード(4)（和/英） | テスタビリテイー解析 / testability analysis |
| キーワード(5)（和/英） | 状態遷移 / state machine |
| キーワード(6)（和/英） | トップダウン設計 / top down design |
| キーワード(7)（和/英） | ESDA / ESDA |
| 第 1 著者 氏名（和/英） | 本原 章 / Akira Motohara |
| 第 1 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center Matsushita Electric lndustrial Co., Ltd. |
| 第 2 著者 氏名（和/英） | 竹岡 貞巳 / Sadami Takeoka |
| 第 2 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center Matsushita Electric lndustrial Co., Ltd. |
| 第 3 著者 氏名（和/英） | 細川 利典 / Toshinori Hosokawa |
| 第 3 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center Matsushita Electric lndustrial Co., Ltd. |
| 第 4 著者 氏名（和/英） | 太田 光保 / Mitsuyasu Ohta |
| 第 4 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center Matsushita Electric lndustrial Co., Ltd. |
| 第 5 著者 氏名（和/英） | 高井 裕司 / Yuji Takai |
| 第 5 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center Matsushita Electric lndustrial Co., Ltd. |
| 第 6 著者 氏名（和/英） | 松本 道弘 / Michihiro Matsumoto |
| 第 6 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center Matsushita Electric lndustrial Co., Ltd. |
| 第 7 著者 氏名（和/英） | 村岡 道明 / Michiaki Muraoka |
| 第 7 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center Matsushita Electric lndustrial Co., Ltd. |
| 発表年月日 | 1996/3/7 |
| 資料番号 | VLD95-131,ICD95-231 |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 561 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |