| 講演名 | 1996/3/7 テスト容易化設計のためのRTL回路分割手法 細川 利典, 川口 謙一, 太田 光保, 竹岡 貞巳, 村岡 道明, |
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| 抄録(和) | Register Transfer Level (RTL)でテスト容易化設計を行なう方法を提案する。本手法はRTL回路をテスト容易性を考慮して、各ブロックがテスト容易になるように分割し、外部ピンとブロックの間にセレクタを挿入して、ブロックをIsolationすることにより、分割したブロックを単体でテスト生成可能とするものである。本稿では、まずテスト容易な(テスタブルな)回路を順序回路のテスト生成の問題から考察して定義した後、RTL回路の分割手法について提案を行なう。Bchart[1]で設計したRTL回路について本手法を適用しフルスキャン設計手法[2,3]と比較した結果、テスト回路面積とテストパターン数を削減できた。 |
| 抄録(英) | We present a method of Design For Testability (DFT) on Register Transfer Level (RTL). In our method, RTL circuits are partitioned into some testable blocks, and each of the blocks is iso-lated by using external pins so that Automatic Test Pattern Generation (ATPG) can be applied for each of partitioned blocks. In this paper we discuss definition of testable circuits from the point of view of difficulty of ATPG for sequential circuits. We present RTL partitioning Method for DFT. The experimental results run on some RTL circuits designed whith Bchart [1] show that our method reduces the length of test patterns and area overhead in comparison with full scan design method[2,3]. |
| キーワード(和) | テスト容易化設計 / パーシャルスキャン / RTL / Isolation / 分割 / テスト生成 |
| キーワード(英) | DFT / partial scan / RTL / Isolation / Partitioning / ATPG |
| 資料番号 | VLD95-130,ICD95-230 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/3/7(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | テスト容易化設計のためのRTL回路分割手法 |
| サブタイトル（和） | |
| タイトル（英） | RTL Partitioning Method for Design For Testability |
| サブタイトル（和） | |
| キーワード(1)（和/英） | テスト容易化設計 / DFT |
| キーワード(2)（和/英） | パーシャルスキャン / partial scan |
| キーワード(3)（和/英） | RTL / RTL |
| キーワード(4)（和/英） | Isolation / Isolation |
| キーワード(5)（和/英） | 分割 / Partitioning |
| キーワード(6)（和/英） | テスト生成 / ATPG |
| 第 1 著者 氏名（和/英） | 細川 利典 / Toshinori Hosokawa |
| 第 1 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center, Matsushita Electric Industrial Co., Ltd. |
| 第 2 著者 氏名（和/英） | 川口 謙一 / Kenichi Kawaguchi |
| 第 2 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center, Matsushita Electric Industrial Co., Ltd. |
| 第 3 著者 氏名（和/英） | 太田 光保 / Mitsuyasu Ohta |
| 第 3 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center, Matsushita Electric Industrial Co., Ltd. |
| 第 4 著者 氏名（和/英） | 竹岡 貞巳 / Sadami Takeoka |
| 第 4 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center, Matsushita Electric Industrial Co., Ltd. |
| 第 5 著者 氏名（和/英） | 村岡 道明 / Michiaki Muraoka |
| 第 5 著者 所属（和/英） | 松下電器産業株式会社 半導体研究センター Semiconductor Research Center, Matsushita Electric Industrial Co., Ltd. |
| 発表年月日 | 1996/3/7 |
| 資料番号 | VLD95-130,ICD95-230 |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 561 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |