| 講演名 | 1995/12/15 配置処理のための領域分割の改善 磯 直行, 平田 富夫, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | VLSIやプリント配線仮設計における概略配線処理では,配線領域を小領域に分割することがよく行なわれる。分割により得られた小領域の隣接関係を表現するグラフ上で経路探索を行ない,概略配線経路をその小領域の列で表す。概略配線経路が決定すれば素子間を実際に通過する配線数を見積もることができ,素子間に不要な幅を確保しないように素子の位置を調整することができる。この見積りを十分精度良く行なうためには,配線領域の小領域への分割の仕方を工夫することが必要である。本論文では,精度の良い配線数見積りが行なえるように三角形領域分割を改善する。また,改善された領域分割を実際の素子配置処理ヘ応用した結果についても述べる。 |
| 抄録(英) | In VLSI and printed wiring board (PWB) layout design, global routing process subdivides the routing area and finds the topological paths using a graph which represents adjacency of subdivisions. Using the obtained global paths, we can estimate the number of wires passing through the gaps between opposite components and we can adjust the positions of components based on the estimation. In this paper, triangulation of routing area is improved so that the gaps are estimated accurately. The improved subdivision is applied to actual placement and its efficiency is proved experimentally. |
| キーワード(和) | |
| キーワード(英) | |
| 資料番号 | VLD95-125 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 1995/12/15(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 配置処理のための領域分割の改善 |
| サブタイトル（和） | |
| タイトル（英） | Improved Subdivision for Placement |
| サブタイトル（和） | |
| キーワード(1)（和/英） | |
| 第 1 著者 氏名（和/英） | 磯 直行 / NAOYUKI ISO |
| 第 1 著者 所属（和/英） | 名古屋大学工学部 Faculty of Engineering, Nagoya University |
| 第 2 著者 氏名（和/英） | 平田 富夫 / TOMIO HIRATA |
| 第 2 著者 所属（和/英） | 名古屋大学工学部 Faculty of Engineering, Nagoya University |
| 発表年月日 | 1995/12/15 |
| 資料番号 | VLD95-125 |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 421 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |