講演名	1995/7/21 回路分割に基づくクロックスキュー低減化手法の検討 佐藤 秀則, 小野沢 晃, 松田 宏朗,
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抄録(和)	単相クロックを持つセルベースLSIのクロックスキューを保証することを目的として、レイアウト領域をサブブロック領域に回路分割し、その結果に基づく特殊配線によるクロックレイアウト設計手法を提案する。サブブロック領域は、FF数と面積によって与えられる条件で決まり、この条件はシミュレーションによって求める。さらに、そのレイアウトブロック内では環状配線を、レイアウトブロック間では遅延時間最短化の配線を行なうことにより、クロックスキューを保証する。本手法の検討を基に、サブブロック領域への分割プログラム及びクロック概略配線プログラムを作成し、実験を行ったところ、全データについて目標値以下のスキュー値が得られた。
抄録(英)	In this paper, we propose a bounded-skew clock layout technique based on circuit partitioning and loop routing for cell-based LSI's. The given circuit is partitioned under the constraints regarding the number of FF's and the area which are determined by simulation results. In each sub-block, the loop routing is executed. The proposed technique has been implemented into a new partitioning program and clock global routing program. The experimental results are encouraging.
キーワード(和)	LSI / CAD / レイアウト設計 / クロックスキュー
キーワード(英)	LSI / CAD / layout design / clock skew
資料番号
発行日

研究会情報
研究会	VLD
開催期間	1995/7/21(から1日開催)
開催地（和）
開催地（英）
テーマ（和）
テーマ（英）
委員長氏名（和）
委員長氏名（英）
副委員長氏名（和）
副委員長氏名（英）
幹事氏名（和）
幹事氏名（英）
幹事補佐氏名（和）
幹事補佐氏名（英）

講演論文情報詳細
申込み研究会	VLSI Design Technologies (VLD)
本文の言語	JPN
タイトル（和）	回路分割に基づくクロックスキュー低減化手法の検討
サブタイトル（和）
タイトル（英）	A Bounded-Skew Clock Layout Technique Based on Circuit Partitioning
サブタイトル（和）
キーワード(1)（和/英）	LSI / LSI
キーワード(2)（和/英）	CAD / CAD
キーワード(3)（和/英）	レイアウト設計 / layout design
キーワード(4)（和/英）	クロックスキュー / clock skew
第 1 著者 氏名（和/英）	佐藤 秀則 / Hidenori Sato
第 1 著者 所属（和/英）	NTT LSI研究所 NTT LSI Laboratories
第 2 著者 氏名（和/英）	小野沢 晃 / Akira Onozawa
第 2 著者 所属（和/英）	NTT LSI研究所 NTT LSI Laboratories
第 3 著者 氏名（和/英）	松田 宏朗 / Hiroaki Matsuda
第 3 著者 所属（和/英）	NTT LSI研究所 NTT LSI Laboratories
発表年月日	1995/7/21
資料番号
巻番号（vol）	vol.95
号番号（no）	171
ページ範囲	pp.-
ページ数	8
発行日