| 講演名 | 1995/7/21 A Partitioning-based Logic Optimization Method for Large Scale Circuits with Boolean Matrix 中村 祐一, 吉村 猛, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 本論文では大規模回路の論理最適化を行なうために、回路を分割し、分割された各部分回路に論理最適化を適用する手法を提案する。この論理分割は回路の入力のブール代数表現と、ブール代数行列からの長方形抽出に基づいて行なわれる。この結果、分割された部分回路内では共通な遷移的入力を多く持ち、他の部分回路とは極力共通な遷移的入力を持たないように回路が分割される。この分割手法を使って回路分割を行ない、各分割回路に論理最適化を適用することにより、回路全体への論理最適化と同等以上の結果を短時間で得ることが可能となる。計算機実験の結果、10000ゲート規模の回路に対して全体回路の最適化と同等以上の結果を1/20の計算時間で得ることを確認した。 |
| 抄録(英) | This paper presents a new logic partitioning method for optimizing large scale circuits. The proposed method partitions a given circuit into transitive fanin-disjoint sub-circuits by matrix operations, so that various optimization methods can be applied to each partitioned sub-circuit instead of the whole circuit. Thus, the optimization results which are obtained by the proposed partitioning and optimization for each partitioned sub-circuits, are simular to whole logic optimization. Experimental results show that the proposed method achieves high-quality design comparable to the one optimized for the whole circuits, with much shorter time (1/20). Thus, the circuits with over 10,000 gates can be optimized by the proposed partitioning. |
| キーワード(和) | 論理合成 / 論理分割 / 論理最適化 |
| キーワード(英) | Logic Synthesis / Logic Partitioning / Logic Optimization |
| 資料番号 | |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 1995/7/21(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | A Partitioning-based Logic Optimization Method for Large Scale Circuits with Boolean Matrix |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 論理合成 / Logic Synthesis |
| キーワード(2)（和/英） | 論理分割 / Logic Partitioning |
| キーワード(3)（和/英） | 論理最適化 / Logic Optimization |
| 第 1 著者 氏名（和/英） | 中村 祐一 / Yuichi Nakamura |
| 第 1 著者 所属（和/英） | NEC C&C研究所 C&C Research Laboratories, NEC Corporation |
| 第 2 著者 氏名（和/英） | 吉村 猛 / Takeshi Yoshimura |
| 第 2 著者 所属（和/英） | NEC C&C研究所 C&C Research Laboratories, NEC Corporation |
| 発表年月日 | 1995/7/21 |
| 資料番号 | |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 171 |
| ページ範囲 | pp.- |
| ページ数 | 7 |
| 発行日 | |