| 講演名 | 1993/12/16 Partial Collapsingを用いた遅延最小化の一手法 佐藤 光一, 河原林 政道, 江村 秀之, 前田 直横, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 遅延最小化法には、テクノロジ依存レベルのトリーマッピング、バッファリングによる手法と、テクノロジ独立レベルで論理段数を削減するパーシャルコラップシングによる手法がある。本稿では従来のパーシャルコラップシングをテクノロジ依存レベルへも適用可能なように発展させた手法を提案する。本手法はすべてのクラスタをコラップシングせず、最大クリティカルパス上のクラスタのみコラップシングすることで効率良く遅延を最小化できた。論理合成システムVarchsyn上に搭載したところ、実設計回路に対して従来の最適化手法のみを適用するのに比較して最大36%、平均6%の遅延が改善した。また、テクノロジ独立レベルより、テクノロジ依存レベルに適用した方が遅延最小化性能が良く、両レベルへ適用した場合更に結果が良くなることが確認できた。 |
| 抄録(英) | We propose a new delay optimization technique using partial collapsing,that is extended from a previous one which aims at reducing logic level in the technology independent circuits.Our approach collapses only nodes in the cluster on the maximum critical path.It′s implemented on Varchsyn(logic synthesis system) ,and the experiment shows the maximum delays of the circuits synthesized with this technique are improved on average 6%(max 36%) better than the conventional timing optimization sequence.In comparison with applying it to technology independent circuits,the maximum delays can be reduced efficiently when applying it to technology dependent circuits.Furthermore,we achieve a much better result when applying it both before and after technology mapping. |
| キーワード(和) | CAD / 論理合成 / 遅延最小化 / パーシャルコラプシング / 再合成 |
| キーワード(英) | CAD / logic synthesis / delay minimization / partial collapsing / resynthesis |
| 資料番号 | VLD93-77 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 1993/12/16(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | Partial Collapsingを用いた遅延最小化の一手法 |
| サブタイトル（和） | |
| タイトル（英） | A Delay Minimization technique with Partial Collapsing |
| サブタイトル（和） | |
| キーワード(1)（和/英） | CAD / CAD |
| キーワード(2)（和/英） | 論理合成 / logic synthesis |
| キーワード(3)（和/英） | 遅延最小化 / delay minimization |
| キーワード(4)（和/英） | パーシャルコラプシング / partial collapsing |
| キーワード(5)（和/英） | 再合成 / resynthesis |
| 第 1 著者 氏名（和/英） | 佐藤 光一 / Koichi Sato |
| 第 1 著者 所属（和/英） | NECULSIシステム開発研究所 NEC ULSI System Development Laboratories |
| 第 2 著者 氏名（和/英） | 河原林 政道 / Masamichi Kawarabayashi |
| 第 2 著者 所属（和/英） | NECULSIシステム開発研究所 NEC ULSI System Development Laboratories |
| 第 3 著者 氏名（和/英） | 江村 秀之 / Hideyuki Emura |
| 第 3 著者 所属（和/英） | NECULSIシステム開発研究所 NEC ULSI System Development Laboratories |
| 第 4 著者 氏名（和/英） | 前田 直横 / Naotaka Maeda |
| 第 4 著者 所属（和/英） | NECULSIシステム開発研究所 NEC ULSI System Development Laboratories |
| 発表年月日 | 1993/12/16 |
| 資料番号 | VLD93-77 |
| 巻番号（vol） | vol.93 |
| 号番号（no） | 391 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |