講演名 1993/12/16
シミュレーティド・アニーリングを用いたテクノロジーマッピング
原嶋 勝美, 福永 邦雄, 小迫 秀夫,
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抄録(和) 本稿では、高速化を目標としたテクノロジーマッピングについて述べる。従来レイアウト設計における配置手法として利用されているシミュレーティドアニーリング法は、逐次改善処理において局所最適解に陥りることを避けようとする方法であるが、多くの処理時間が必要である。そこで、温度パラメータを解の改善度に基づいて非線形に減少させることにより高速化を図り、テクノロジーマッピングに用いた。その結果、既存のテクノロジーマッピング・システム化に比べ、処理時間は3倍~19倍になり、得られた回路の遅延時間および面積ともに、同程度以上の結果が得られた。
抄録(英) In this paper,we will present a technology mapping with the improved simulated annealing.Simulated annealing methods have been used for placement circuit modules in the layout phase,can get good solutions.However,they are very slowly.Therefor,we attempt this method speed-up decreasing a temperature-parameter non- linealy,and apply this one to a technology-mapping.As a result of, our method is faster than the logic synthesis system MIS and gets good solutions.
キーワード(和) テクノロジーマッピング / シミュレーティド・アニーリング / 論理合成
キーワード(英) technology mapping / simulated annealing / logic synthesis
資料番号 VLD93-76
発行日

研究会情報
研究会 VLD
開催期間 1993/12/16(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) シミュレーティド・アニーリングを用いたテクノロジーマッピング
サブタイトル(和)
タイトル(英) Technology mapping with simulated annealing
サブタイトル(和)
キーワード(1)(和/英) テクノロジーマッピング / technology mapping
キーワード(2)(和/英) シミュレーティド・アニーリング / simulated annealing
キーワード(3)(和/英) 論理合成 / logic synthesis
第 1 著者 氏名(和/英) 原嶋 勝美 / Katsumi Harashima
第 1 著者 所属(和/英) 大阪府立大学工学部
College of Engineering,University of Osaka Prefecture
第 2 著者 氏名(和/英) 福永 邦雄 / Kunio Fukunaga
第 2 著者 所属(和/英) 大阪府立大学工学部
College of Engineering,University of Osaka Prefecture
第 3 著者 氏名(和/英) 小迫 秀夫 / Hideo Kosako
第 3 著者 所属(和/英) 大阪府立大学工学部
College of Engineering,University of Osaka Prefecture
発表年月日 1993/12/16
資料番号 VLD93-76
巻番号(vol) vol.93
号番号(no) 391
ページ範囲 pp.-
ページ数 6
発行日