講演名 1998/3/6
高速Min-Cutアルゴリズムを用いたRTレベル回路分割手法
川口 謙一, 蕪尾 知恵, 村岡 道明,
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抄録(和) 大規模回路の論理合成やレイアウトを効率的に行なうことを目的とした、レジスタ・トランスファ(RT)レベルの回路自動分割手法および本手法を用いた設計フローを提案する。本手法では、分割最適化パラメータを動的に決定することにより、分割処理に要する時間を大幅に削減する。実験の結果、回路素子数が大きいとき、分割処理時間が1/10~1/100に短縮されることが分かった。
抄録(英) A design flow with register-transfer-level(RT-level)partitioning and a RT-level partitioning algorithm forefficient logic synthesis and layout are described in this paper.Changing the parameter of partitioning optimization dynamically, the algorithm improves an interconnection cost in a short CPU time.Experimental results on large circuits show that the algorithm partitioned circuits with the large number of RT-level components in a tenth to a hundredth of conventional partitioning times.
キーワード(和) レジスタ・トランスファレベル / 分割 / Min-Cut / 設計フロー
キーワード(英) register-transfer level / partitioning / Min-Cut / design flow
資料番号
発行日

研究会情報
研究会 VLD
開催期間 1998/3/6(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) 高速Min-Cutアルゴリズムを用いたRTレベル回路分割手法
サブタイトル(和)
タイトル(英) A RTL Partitioning Method with a Fast Min-Cut Improvement Algorithm
サブタイトル(和)
キーワード(1)(和/英) レジスタ・トランスファレベル / register-transfer level
キーワード(2)(和/英) 分割 / partitioning
キーワード(3)(和/英) Min-Cut / Min-Cut
キーワード(4)(和/英) 設計フロー / design flow
第 1 著者 氏名(和/英) 川口 謙一 / Kenichi Kawaguchi
第 1 著者 所属(和/英) 松下電器産業株式会社 半導体開発本部
Corporate Semiconductor Development Division, Matsushita Electric Industrial Co., Ltd.
第 2 著者 氏名(和/英) 蕪尾 知恵 / Chie Kabuo
第 2 著者 所属(和/英) 松下電器産業株式会社 半導体開発本部
Corporate Semiconductor Development Division, Matsushita Electric Industrial Co., Ltd.
第 3 著者 氏名(和/英) 村岡 道明 / Michiaki Muraoka
第 3 著者 所属(和/英) 松下電器産業株式会社 半導体開発本部
Corporate Semiconductor Development Division, Matsushita Electric Industrial Co., Ltd.
発表年月日 1998/3/6
資料番号
巻番号(vol) vol.97
号番号(no) 577
ページ範囲 pp.-
ページ数 8
発行日